半導体装置の製造方法
【課題】配線形成時に配線形成用溝の間口を閉塞させないで配線形成用溝内に連続したＣｕ膜を形成できる半導体装置の製造方法を提供する。
【解決手段】配線形成用溝形成工程では、層間絶縁膜１０に配線形成用溝３１を形成する。バリアメタル膜形成工程では、配線形成用溝３１が形成された層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。Ｃｕ膜形成工程では、配線形成用溝３１間の層間絶縁膜１０上の膜厚に比して配線形成用溝３１内の底部の方が厚くなるように、バリアメタル膜１４上にＣｕ膜１５を形成する。リフロー工程では、バリアメタル膜１４上のＣｕ膜１５をリフローさせ、配線形成用溝３１内に埋め込む。そして、除去工程では、少なくとも配線形成用溝３１間の層間絶縁膜１０上のバリアメタル膜１４をＣＭＰ法によって除去する。
【解決手段】配線形成用溝形成工程では、層間絶縁膜１０に配線形成用溝３１を形成する。バリアメタル膜形成工程では、配線形成用溝３１が形成された層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。Ｃｕ膜形成工程では、配線形成用溝３１間の層間絶縁膜１０上の膜厚に比して配線形成用溝３１内の底部の方が厚くなるように、バリアメタル膜１４上にＣｕ膜１５を形成する。リフロー工程では、バリアメタル膜１４上のＣｕ膜１５をリフローさせ、配線形成用溝３１内に埋め込む。そして、除去工程では、少なくとも配線形成用溝３１間の層間絶縁膜１０上のバリアメタル膜１４をＣＭＰ法によって除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置にＣｕ配線を用いた場合の配線形成方法は、以下のような手順で行われていた。まず、配線形成用溝を形成した絶縁膜に、スパッタ法によってバリアメタル膜とシード膜を形成する。ついで、めっき法によって配線形成用溝内にＣｕ膜を埋め込むととともに、配線形成用溝間の絶縁膜上（以下、フィールド部という）にもＣｕ膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、配線形成用溝にのみＣｕ膜を残すように、フィールド部上に形成されたＣｕ膜とバリアメタル膜とを除去する。これによって、Ｃｕ配線が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２４３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年では、半導体装置の高集積化に伴って配線が微細化されてきており、配線形成用溝の間口が狭くなってきている。このような状況下では、シード膜形成時に、配線形成用溝の上部付近に厚く形成されたシード膜が、配線形成用溝の間口を閉塞してしまい、配線形成用溝内に連続してシード膜を形成することが難しいという問題点があった。また、上記一般的なＣｕ配線の形成方法では、めっき法によってフィールド部上に形成されたＣｕ膜とバリアメタル膜をＣＭＰ法で除去しているが、Ｃｕ膜とバリアメタル膜は材料が異なるので、それぞれ異なる研磨状態でＣＭＰ処理を行わなければならず、複数工程の研磨が必要であるという問題点もあった。
【０００５】
本発明の一つの実施形態は、微細配線形成時に配線形成用溝の間口を閉塞させないで配線形成用溝内に連続したＣｕ膜を形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、配線形成用溝形成工程と、バリアメタル膜形成工程と、Ｃｕ膜形成工程と、リフロー工程と、除去工程と、を含む半導体装置の製造方法が提供される。前記配線形成用溝形成工程では、絶縁膜に配線形成用溝を形成する。前記バリアメタル膜形成工程では、前記配線形成用溝が形成された前記絶縁膜上の全面にバリアメタル膜を形成する。前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上の膜厚に比して前記配線形成用溝内の底部の方が厚くなるように、前記バリアメタル膜上にＣｕ膜を形成する。前記リフロー工程では、前記バリアメタル膜上のＣｕ膜をリフローさせ、前記配線形成用溝内に埋め込む。そして、前記除去工程では、少なくとも前記配線形成用溝間の前記絶縁膜上のバリアメタル膜をＣＭＰ法によって除去する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【図２】図２は、Ｃｕ膜形成に使用されるＤＣスパッタ装置の構成の一例を示す図である。
【図３】図３は、Ｃｕ膜の成膜レートとエッチングレートとを変化させた場合の成膜の様子を模式的に示す図である。
【図４】図４は、第２の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、トランジスタなどの能動素子やキャパシタなどの受動素子が集積形成されたシリコン基板などの図示しない基板上に、層間絶縁膜１０を形成する。ここでは、層間絶縁膜１０として、基板上にＴＥＯＳ（Tetraethyl orthosilicate）膜１１、シリコン窒化（ＳｉＮ）膜１２、およびＴＥＯＳ膜１３が順に積層された構造のものを用いる。ついで、層間絶縁膜１０上に、レジストを塗布し、リソグラフィ技術とＲＩＥ（Reactive Ion Etching）法などのドライエッチング技術とを用いて、層間絶縁膜１０に配線形成用溝３１を形成した後、レジストを除去する（図１（ａ））。なお、ここでは、ＴＥＯＳ膜１１とＳｉＮ膜１２のエッチングレートの違いを利用してＳｉＮ膜１２の下面に至る配線形成用溝３１を形成する。
【００１０】
その後、配線形成用溝３１の内面を被覆するように、後の工程で形成されるＣｕが層間絶縁膜１０や基板に拡散するのを防止するバリアメタル膜１４を層間絶縁膜１０上の全面に形成する（図１（ｂ））。バリアメタル膜１４として、後の工程で行うＣｕリフローの流動性を上げることができるように、Ｃｕと濡れ性の悪い材料であることが好ましく、Ｔｉ膜やＴａ膜、ＴａＮ膜、ＴｉＮ膜などを用いることができる。ここでは、バリアメタル膜１４として、たとえば８ｎｍの厚さのＴｉ膜をスパッタ法で形成するものとする。
【００１１】
ついで、バリアメタル膜１４上に、配線形成用溝３１の底部での厚さがフィールド部での厚さに比して厚く、かつバリアメタル膜１４上で連続したＣｕ膜１５を形成する（図１（ｃ））。Ｃｕ膜１５の形成方法として、プラズマを用いる成膜法であることが望ましく、ここではスパッタ法でＣｕ膜１５を形成する。
【００１２】
図２は、Ｃｕ膜形成に使用されるＤＣスパッタ装置の構成の一例を示す図である。このスパッタ装置１００は、成膜室であるチャンバ１０１内に、成膜対象の基板１５０を保持する基板保持部１０２と、基板保持部１０２に対向して配置されるＣｕを含むターゲット１０３と、を備える。ターゲット１０３にはスパッタ中にチャンバ１０１内に生成されたプラズマ中のイオンをターゲット１０３へと加速させる直流電源１０４が接続されている。ここでは、スパッタ中にターゲット１０３がマイナス電位となるように直流電源１０４が接続される。
【００１３】
また、基板保持部１０２には、スパッタ中に配線形成用溝３１の底部および側壁部と、フィールド部に形成される膜厚を所望の関係となるように調整可能な高周波電源１０５が接続されている。この高周波電源１０５から基板１５０へと高周波電圧が印加されることで、プラズマ中のイオンが周期的に基板１５０へと加速され、成膜されたＣｕ膜１５の一部がエッチングされる。
【００１４】
このようなスパッタ装置１００でのＣｕ膜１５の成膜法について説明する。基板１５０を基板保持部１０２に載置し、チャンバ１０１内を所定の真空度にした後、チャンバ１０１内にＡｒなどの不活性ガスを図示しないガス供給手段から導入し、ターゲット１０３にマイナスの電圧を印加してグロー放電を発生させ、基板保持部１０２とターゲット１０３との間にプラズマを生成させる。そして、ターゲット１０３に印加した直流電圧によって、プラズマ中のＡｒイオンがターゲット１０３へと加速され、ターゲット物質であるＣｕ粒子をスパッタし、スパッタされたＣｕ粒子が対向する基板保持部１０２上の基板１５０へと到達し、Ｃｕ膜１５が形成される。このスパッタ中に基板保持部１０２に高周波電圧を印加することで、基板１５０上に形成されたＣｕ膜１５の一部がプラズマ中のＣｕイオンやＡｒイオンによってエッチングされることになる。つまり、バリアメタル膜１４上にスパッタによってＣｕ膜１５を堆積すると同時に、堆積したＣｕ膜１５をエッチングしながら、バリアメタル膜１４上にＣｕ膜１５を形成する。
【００１５】
図３は、Ｃｕ膜の成膜レートとエッチングレートとを変化させた場合の成膜の様子を模式的に示す図である。図３（ａ）は、基板保持部１０２に高周波電圧を印加しないで、すなわちエッチング成分なしでＣｕ膜１５を成膜した場合であり、一般的に配線形成用溝３１の内部に比してフィールド部の方がＣｕ膜１５が厚く形成される。また、図示していないが、フィールド部のＣｕ膜１５の膜厚が厚くなると、配線形成用溝３１の対向する肩口上に形成されたＣｕ膜１５の距離が短くなり、後のリフロー処理時に、配線形成用溝３１の間口が閉塞してしまう虞がある。
【００１６】
図３（ｂ）〜（ｄ）は基板保持部１０２に高周波電圧を印加して、すなわちエッチングしながらＣｕ膜１５を成膜した場合であり、（ｂ）から（ｄ）に行くほどエッチング成分を大きくした場合を示している。基板保持部１０２に印加する電圧を上げていくとエッチング成分が増すが、エッチング成分が多すぎると図３（ｄ）に示されるように、フィールド部上のバリアメタル膜１４もエッチングされてしまい、Ｃｕが層間絶縁膜１０（ＴＥＯＳ膜１３）中に入ってしまう懸念がある。また、エッチング成分が極端に少ないと、エッチング成分がない図３（ａ）の場合と同様にリフロー処理時に、配線形成用溝３１の間口が閉塞してしまう虞がある。
【００１７】
そのため、図３（ｂ）、（ｃ）に示されるように、フィールド部での成膜レートとエッチングレートとがほぼ等しいか、若干成膜レートの方が大きくなるように、基板保持部１０２に印加する高周波電圧を調整して成膜を行うことが好ましい。このような方法で成膜する理由として、リフロー処理の際、Ｃｕは体積の大きい部分へと引っ張られて流動する特性があるため、図３（ｅ）に示されるように、フィールド部の膜厚をＴｆとし、配線形成用溝３１の側壁に形成された膜のうち最も薄い部分の膜厚をＴｓとし、配線形成用溝３１内の底部の膜厚をＴｂとしたときに、次式（１）の関係を満たすように成膜することが望ましい。
Ｔｆ＜Ｔｓ≦Ｔｂ ・・・（１）
【００１８】
上記（１）式を満たさない場合、Ｃｕが配線形成用溝３１内に流入しきる前に間口で閉塞し、ピンチオフボイドが生じてしまう虞がある。また、エッチングによってスパッタされたＣｕは配線形成用溝３１内の側壁や底部、配線形成用溝３１の間口の肩口などに堆積されるので、フィールド部の成膜レートがたとえ見かけ上０であっても長時間成膜し続けると間口が閉塞し、ピンチオフボイドになる懸念がある。そのため、基板１５０に印加する電圧だけでなく、成膜時間もピンチオフボイドが発生しない時間に調整される。
【００１９】
以上のように、Ｃｕ膜１５は、（１）式の関係を満たすＣｕ膜１５の成膜レートと層間絶縁膜１０上に形成されたＣｕ膜１５のエッチングレートとの比で、バリアメタル膜１４上に連続的な膜として形成される。なお、このようなＣｕ膜１５の成膜レートとエッチングレートとの比は、予め実験によって求められる。
【００２０】
ついで、基板１５０を加熱してバリアメタル膜１４上に形成したＣｕ膜１５をリフローさせる（図１（ｄ））。ここでは、たとえばＣｕ膜１５を形成したスパッタ装置１００で、チャンバ１０１内を所定の真空度にして、基板保持部１０２を図示しない加熱手段で４００℃に加熱して６０秒間保持することでＣｕ膜１５をリフローさせる。上記したように、Ｃｕ膜１５の膜厚は、フィールド部よりも配線形成用溝３１の底部の方が厚く、体積が大きいので、リフロー処理によってフィールド部上のＣｕ膜１５と配線形成用溝３１内の側壁に形成されたＣｕ膜１５とは、配線形成用溝３１内の下部へと引っ張られる。その結果、配線形成用溝３１内の側壁とフィールド部上にはＣｕ膜１５は実質的に残らず、配線形成用溝３１内に埋め込まれる。
【００２１】
その後、タッチアップＣＭＰによって層間絶縁膜１０の上部付近に形成されたバリアメタル膜１４を除去する（図１（ｅ））。このとき、配線形成用溝３１内の側壁のバリアメタル膜１４の上面は、Ｃｕ膜１５の上面よりも突出して形成され、フェンス状となっている。
【００２２】
ついで、途中までＣｕ膜１５が埋め込まれた配線形成用溝３１内を埋めるとともに、フィールド部上にも形成されるように配線上層絶縁膜（以下、キャップ膜という）１６を形成する（図１（ｆ））。キャップ膜１６として、たとえばＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成することができる。このとき、フィールド部（配線間絶縁膜）上のキャップ膜１６は、配線（Ｃｕ膜１５）上のＳｉＮ膜に比して高い位置にある構造である。この構造は、誘電率が高い（ｋ＝７）ＳｉＮ膜に比して誘電率の低い（ｋ＝４．５）ＴＥＯＳ膜が配線間の絶縁膜として占める割合が大きいので、従来の構造に比して配線間容量を低減することができる。以上によって、Ｃｕ配線層が形成される。
【００２３】
第１の実施形態では、Ｃｕ膜１５を（１）式を満たすようにスパッタで形成し、リフロー処理でフィールド部上および配線形成用溝３１の側壁部のＣｕ膜１５を配線形成用溝３１内に埋め込ませるようにして配線を形成した。その結果、たとえばめっき法を用いた配線形成方法では、フィールド部よりも上に形成されたＣｕ膜１５を除去するＣＭＰ処理の後に、バリアメタル膜１４を除去するＣＭＰ処理を行っていたが、第１の実施形態では、Ｃｕ膜１５のＣＭＰ処理を行わずにバリアメタル膜１４を除去するＣＭＰ処理のみでよく、従来に比して工程数を削減することができるという効果を有する。また、（１）式を満たすように、Ｃｕ膜１５を形成することで、リフロー処理時に配線形成用溝３１の間口がＣｕ膜１５で閉塞することがなく、配線内にボイドが形成されることがない。
【００２４】
なお、上記した説明では、バリアメタル膜１４を除去するタッチアップＣＭＰ処理を行った後に、配線形成用溝３１内の残りの空間をキャップ膜１６で埋め込むようにしたが、層間絶縁膜１０がＣＭＰ処理で倒壊しない強度を有する材質のものである場合には、キャップ膜１６を形成せずに、層間絶縁膜１０をＣＭＰ法によってＣｕ膜１５の上面が露出するまで除去してもよい。
【００２５】
（第２の実施形態）
第１の実施形態では、バリアメタル膜の除去を行うタッチアップＣＭＰ処理を行った後に、配線形成用溝の残りの空間を埋めるようにキャップ膜を形成したが、第２の実施形態では、Ｃｕ膜の上面と層間絶縁膜の上面とが一致するように配線を形成する場合について説明する。
【００２６】
図４は、第２の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。第１の実施形態の図１（ａ）〜（ｂ）で示したように、能動素子や受動素子が集積形成されたシリコン基板などの図示しない基板上に層間絶縁膜１０を形成し、リソグラフィ技術とドライエッチング技術とを用いて、層間絶縁膜１０に配線形成用溝３１を形成し、層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。ここでは、バリアメタル膜１４として、たとえば８ｎｍの厚さのＴｉ膜をスパッタ法で形成するものとする。
【００２７】
ついで、バリアメタル膜１４上に、上記（１）式を満たすＣｕ膜１５をたとえば図２に示されるスパッタ装置１００を用いて形成する（図４（ａ））。第１の実施形態で説明したように、Ｃｕ膜１５は、Ｃｕターゲット１０３にＤＣバイアスを印加し、チャンバ１０１内でプラズマを励起してターゲット１０３からＣｕをスパッタし、さらに基板保持部１０２にも高周波電圧を印加することで、バリアメタル膜１４上でＣｕの堆積とエッチングを同時に行わせることで形成される。
【００２８】
その後、基板１５０を加熱してバリアメタル膜１４上に形成したＣｕ膜１５をリフローさせる（図４（ｂ））。ここでは、たとえばスパッタ装置１００で、チャンバ１０１内を所定の真空度にして、基板保持部１０２を４００℃に加熱して６０秒間保持することでＣｕ膜１５をリフローさせ、配線形成用溝３１内にＣｕ膜１５を埋め込む。
【００２９】
ついで、Ｃｕ膜１５がリフロー処理された層間絶縁膜１０上にＳｉＮ膜やレジスト、塗布絶縁膜などの絶縁膜からなる犠牲膜１７を形成する（図４（ｃ））。なお、これらの犠牲膜１７を成膜しないで後の工程で層間絶縁膜１０をＣＭＰ処理することは可能であるが、たとえば層間絶縁膜１０に低誘電率のポーラスな膜などを使用した場合、層間絶縁膜１０の強度が弱くなり、ＣＭＰ処理による平坦化が困難になる。そのため、ＣＭＰ処理時の平坦化を容易に行えるように犠牲膜１７を成膜することが望ましい。犠牲膜１７は、配線形成用溝３１間のバリアメタル膜１４の上面よりも上面が高くなるように成膜される。
【００３０】
ついで、タッチアップＣＭＰによって、配線形成用溝３１内に形成されたＣｕ膜１５の上面よりも上に形成された層間絶縁膜１０、バリアメタル膜１４および犠牲膜１７を除去する（図４（ｄ））。そして、Ｃｕ膜１５の上面が露出した層間絶縁膜１０上にキャップ膜１６を形成する（図４（ｅ））。キャップ膜１６として、たとえばＳｉＮ膜をＣＶＤ法などの成膜法によって形成することができる。以上によって、Ｃｕ配線層が形成される。
【００３１】
この第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１０…層間絶縁膜、１１，１３…ＴＥＯＳ膜、１２…ＳｉＮ膜、１４…バリアメタル膜、１５…Ｃｕ膜、１６…キャップ膜、１７…犠牲膜、３１…配線形成用溝、１００…スパッタ装置、１０１…チャンバ、１０２…基板保持部、１０３…ターゲット、１０４…直流電源、１０５…高周波電源、１５０…基板。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置にＣｕ配線を用いた場合の配線形成方法は、以下のような手順で行われていた。まず、配線形成用溝を形成した絶縁膜に、スパッタ法によってバリアメタル膜とシード膜を形成する。ついで、めっき法によって配線形成用溝内にＣｕ膜を埋め込むととともに、配線形成用溝間の絶縁膜上（以下、フィールド部という）にもＣｕ膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、配線形成用溝にのみＣｕ膜を残すように、フィールド部上に形成されたＣｕ膜とバリアメタル膜とを除去する。これによって、Ｃｕ配線が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２４３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年では、半導体装置の高集積化に伴って配線が微細化されてきており、配線形成用溝の間口が狭くなってきている。このような状況下では、シード膜形成時に、配線形成用溝の上部付近に厚く形成されたシード膜が、配線形成用溝の間口を閉塞してしまい、配線形成用溝内に連続してシード膜を形成することが難しいという問題点があった。また、上記一般的なＣｕ配線の形成方法では、めっき法によってフィールド部上に形成されたＣｕ膜とバリアメタル膜をＣＭＰ法で除去しているが、Ｃｕ膜とバリアメタル膜は材料が異なるので、それぞれ異なる研磨状態でＣＭＰ処理を行わなければならず、複数工程の研磨が必要であるという問題点もあった。
【０００５】
本発明の一つの実施形態は、微細配線形成時に配線形成用溝の間口を閉塞させないで配線形成用溝内に連続したＣｕ膜を形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、配線形成用溝形成工程と、バリアメタル膜形成工程と、Ｃｕ膜形成工程と、リフロー工程と、除去工程と、を含む半導体装置の製造方法が提供される。前記配線形成用溝形成工程では、絶縁膜に配線形成用溝を形成する。前記バリアメタル膜形成工程では、前記配線形成用溝が形成された前記絶縁膜上の全面にバリアメタル膜を形成する。前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上の膜厚に比して前記配線形成用溝内の底部の方が厚くなるように、前記バリアメタル膜上にＣｕ膜を形成する。前記リフロー工程では、前記バリアメタル膜上のＣｕ膜をリフローさせ、前記配線形成用溝内に埋め込む。そして、前記除去工程では、少なくとも前記配線形成用溝間の前記絶縁膜上のバリアメタル膜をＣＭＰ法によって除去する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【図２】図２は、Ｃｕ膜形成に使用されるＤＣスパッタ装置の構成の一例を示す図である。
【図３】図３は、Ｃｕ膜の成膜レートとエッチングレートとを変化させた場合の成膜の様子を模式的に示す図である。
【図４】図４は、第２の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、トランジスタなどの能動素子やキャパシタなどの受動素子が集積形成されたシリコン基板などの図示しない基板上に、層間絶縁膜１０を形成する。ここでは、層間絶縁膜１０として、基板上にＴＥＯＳ（Tetraethyl orthosilicate）膜１１、シリコン窒化（ＳｉＮ）膜１２、およびＴＥＯＳ膜１３が順に積層された構造のものを用いる。ついで、層間絶縁膜１０上に、レジストを塗布し、リソグラフィ技術とＲＩＥ（Reactive Ion Etching）法などのドライエッチング技術とを用いて、層間絶縁膜１０に配線形成用溝３１を形成した後、レジストを除去する（図１（ａ））。なお、ここでは、ＴＥＯＳ膜１１とＳｉＮ膜１２のエッチングレートの違いを利用してＳｉＮ膜１２の下面に至る配線形成用溝３１を形成する。
【００１０】
その後、配線形成用溝３１の内面を被覆するように、後の工程で形成されるＣｕが層間絶縁膜１０や基板に拡散するのを防止するバリアメタル膜１４を層間絶縁膜１０上の全面に形成する（図１（ｂ））。バリアメタル膜１４として、後の工程で行うＣｕリフローの流動性を上げることができるように、Ｃｕと濡れ性の悪い材料であることが好ましく、Ｔｉ膜やＴａ膜、ＴａＮ膜、ＴｉＮ膜などを用いることができる。ここでは、バリアメタル膜１４として、たとえば８ｎｍの厚さのＴｉ膜をスパッタ法で形成するものとする。
【００１１】
ついで、バリアメタル膜１４上に、配線形成用溝３１の底部での厚さがフィールド部での厚さに比して厚く、かつバリアメタル膜１４上で連続したＣｕ膜１５を形成する（図１（ｃ））。Ｃｕ膜１５の形成方法として、プラズマを用いる成膜法であることが望ましく、ここではスパッタ法でＣｕ膜１５を形成する。
【００１２】
図２は、Ｃｕ膜形成に使用されるＤＣスパッタ装置の構成の一例を示す図である。このスパッタ装置１００は、成膜室であるチャンバ１０１内に、成膜対象の基板１５０を保持する基板保持部１０２と、基板保持部１０２に対向して配置されるＣｕを含むターゲット１０３と、を備える。ターゲット１０３にはスパッタ中にチャンバ１０１内に生成されたプラズマ中のイオンをターゲット１０３へと加速させる直流電源１０４が接続されている。ここでは、スパッタ中にターゲット１０３がマイナス電位となるように直流電源１０４が接続される。
【００１３】
また、基板保持部１０２には、スパッタ中に配線形成用溝３１の底部および側壁部と、フィールド部に形成される膜厚を所望の関係となるように調整可能な高周波電源１０５が接続されている。この高周波電源１０５から基板１５０へと高周波電圧が印加されることで、プラズマ中のイオンが周期的に基板１５０へと加速され、成膜されたＣｕ膜１５の一部がエッチングされる。
【００１４】
このようなスパッタ装置１００でのＣｕ膜１５の成膜法について説明する。基板１５０を基板保持部１０２に載置し、チャンバ１０１内を所定の真空度にした後、チャンバ１０１内にＡｒなどの不活性ガスを図示しないガス供給手段から導入し、ターゲット１０３にマイナスの電圧を印加してグロー放電を発生させ、基板保持部１０２とターゲット１０３との間にプラズマを生成させる。そして、ターゲット１０３に印加した直流電圧によって、プラズマ中のＡｒイオンがターゲット１０３へと加速され、ターゲット物質であるＣｕ粒子をスパッタし、スパッタされたＣｕ粒子が対向する基板保持部１０２上の基板１５０へと到達し、Ｃｕ膜１５が形成される。このスパッタ中に基板保持部１０２に高周波電圧を印加することで、基板１５０上に形成されたＣｕ膜１５の一部がプラズマ中のＣｕイオンやＡｒイオンによってエッチングされることになる。つまり、バリアメタル膜１４上にスパッタによってＣｕ膜１５を堆積すると同時に、堆積したＣｕ膜１５をエッチングしながら、バリアメタル膜１４上にＣｕ膜１５を形成する。
【００１５】
図３は、Ｃｕ膜の成膜レートとエッチングレートとを変化させた場合の成膜の様子を模式的に示す図である。図３（ａ）は、基板保持部１０２に高周波電圧を印加しないで、すなわちエッチング成分なしでＣｕ膜１５を成膜した場合であり、一般的に配線形成用溝３１の内部に比してフィールド部の方がＣｕ膜１５が厚く形成される。また、図示していないが、フィールド部のＣｕ膜１５の膜厚が厚くなると、配線形成用溝３１の対向する肩口上に形成されたＣｕ膜１５の距離が短くなり、後のリフロー処理時に、配線形成用溝３１の間口が閉塞してしまう虞がある。
【００１６】
図３（ｂ）〜（ｄ）は基板保持部１０２に高周波電圧を印加して、すなわちエッチングしながらＣｕ膜１５を成膜した場合であり、（ｂ）から（ｄ）に行くほどエッチング成分を大きくした場合を示している。基板保持部１０２に印加する電圧を上げていくとエッチング成分が増すが、エッチング成分が多すぎると図３（ｄ）に示されるように、フィールド部上のバリアメタル膜１４もエッチングされてしまい、Ｃｕが層間絶縁膜１０（ＴＥＯＳ膜１３）中に入ってしまう懸念がある。また、エッチング成分が極端に少ないと、エッチング成分がない図３（ａ）の場合と同様にリフロー処理時に、配線形成用溝３１の間口が閉塞してしまう虞がある。
【００１７】
そのため、図３（ｂ）、（ｃ）に示されるように、フィールド部での成膜レートとエッチングレートとがほぼ等しいか、若干成膜レートの方が大きくなるように、基板保持部１０２に印加する高周波電圧を調整して成膜を行うことが好ましい。このような方法で成膜する理由として、リフロー処理の際、Ｃｕは体積の大きい部分へと引っ張られて流動する特性があるため、図３（ｅ）に示されるように、フィールド部の膜厚をＴｆとし、配線形成用溝３１の側壁に形成された膜のうち最も薄い部分の膜厚をＴｓとし、配線形成用溝３１内の底部の膜厚をＴｂとしたときに、次式（１）の関係を満たすように成膜することが望ましい。
Ｔｆ＜Ｔｓ≦Ｔｂ ・・・（１）
【００１８】
上記（１）式を満たさない場合、Ｃｕが配線形成用溝３１内に流入しきる前に間口で閉塞し、ピンチオフボイドが生じてしまう虞がある。また、エッチングによってスパッタされたＣｕは配線形成用溝３１内の側壁や底部、配線形成用溝３１の間口の肩口などに堆積されるので、フィールド部の成膜レートがたとえ見かけ上０であっても長時間成膜し続けると間口が閉塞し、ピンチオフボイドになる懸念がある。そのため、基板１５０に印加する電圧だけでなく、成膜時間もピンチオフボイドが発生しない時間に調整される。
【００１９】
以上のように、Ｃｕ膜１５は、（１）式の関係を満たすＣｕ膜１５の成膜レートと層間絶縁膜１０上に形成されたＣｕ膜１５のエッチングレートとの比で、バリアメタル膜１４上に連続的な膜として形成される。なお、このようなＣｕ膜１５の成膜レートとエッチングレートとの比は、予め実験によって求められる。
【００２０】
ついで、基板１５０を加熱してバリアメタル膜１４上に形成したＣｕ膜１５をリフローさせる（図１（ｄ））。ここでは、たとえばＣｕ膜１５を形成したスパッタ装置１００で、チャンバ１０１内を所定の真空度にして、基板保持部１０２を図示しない加熱手段で４００℃に加熱して６０秒間保持することでＣｕ膜１５をリフローさせる。上記したように、Ｃｕ膜１５の膜厚は、フィールド部よりも配線形成用溝３１の底部の方が厚く、体積が大きいので、リフロー処理によってフィールド部上のＣｕ膜１５と配線形成用溝３１内の側壁に形成されたＣｕ膜１５とは、配線形成用溝３１内の下部へと引っ張られる。その結果、配線形成用溝３１内の側壁とフィールド部上にはＣｕ膜１５は実質的に残らず、配線形成用溝３１内に埋め込まれる。
【００２１】
その後、タッチアップＣＭＰによって層間絶縁膜１０の上部付近に形成されたバリアメタル膜１４を除去する（図１（ｅ））。このとき、配線形成用溝３１内の側壁のバリアメタル膜１４の上面は、Ｃｕ膜１５の上面よりも突出して形成され、フェンス状となっている。
【００２２】
ついで、途中までＣｕ膜１５が埋め込まれた配線形成用溝３１内を埋めるとともに、フィールド部上にも形成されるように配線上層絶縁膜（以下、キャップ膜という）１６を形成する（図１（ｆ））。キャップ膜１６として、たとえばＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成することができる。このとき、フィールド部（配線間絶縁膜）上のキャップ膜１６は、配線（Ｃｕ膜１５）上のＳｉＮ膜に比して高い位置にある構造である。この構造は、誘電率が高い（ｋ＝７）ＳｉＮ膜に比して誘電率の低い（ｋ＝４．５）ＴＥＯＳ膜が配線間の絶縁膜として占める割合が大きいので、従来の構造に比して配線間容量を低減することができる。以上によって、Ｃｕ配線層が形成される。
【００２３】
第１の実施形態では、Ｃｕ膜１５を（１）式を満たすようにスパッタで形成し、リフロー処理でフィールド部上および配線形成用溝３１の側壁部のＣｕ膜１５を配線形成用溝３１内に埋め込ませるようにして配線を形成した。その結果、たとえばめっき法を用いた配線形成方法では、フィールド部よりも上に形成されたＣｕ膜１５を除去するＣＭＰ処理の後に、バリアメタル膜１４を除去するＣＭＰ処理を行っていたが、第１の実施形態では、Ｃｕ膜１５のＣＭＰ処理を行わずにバリアメタル膜１４を除去するＣＭＰ処理のみでよく、従来に比して工程数を削減することができるという効果を有する。また、（１）式を満たすように、Ｃｕ膜１５を形成することで、リフロー処理時に配線形成用溝３１の間口がＣｕ膜１５で閉塞することがなく、配線内にボイドが形成されることがない。
【００２４】
なお、上記した説明では、バリアメタル膜１４を除去するタッチアップＣＭＰ処理を行った後に、配線形成用溝３１内の残りの空間をキャップ膜１６で埋め込むようにしたが、層間絶縁膜１０がＣＭＰ処理で倒壊しない強度を有する材質のものである場合には、キャップ膜１６を形成せずに、層間絶縁膜１０をＣＭＰ法によってＣｕ膜１５の上面が露出するまで除去してもよい。
【００２５】
（第２の実施形態）
第１の実施形態では、バリアメタル膜の除去を行うタッチアップＣＭＰ処理を行った後に、配線形成用溝の残りの空間を埋めるようにキャップ膜を形成したが、第２の実施形態では、Ｃｕ膜の上面と層間絶縁膜の上面とが一致するように配線を形成する場合について説明する。
【００２６】
図４は、第２の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。第１の実施形態の図１（ａ）〜（ｂ）で示したように、能動素子や受動素子が集積形成されたシリコン基板などの図示しない基板上に層間絶縁膜１０を形成し、リソグラフィ技術とドライエッチング技術とを用いて、層間絶縁膜１０に配線形成用溝３１を形成し、層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。ここでは、バリアメタル膜１４として、たとえば８ｎｍの厚さのＴｉ膜をスパッタ法で形成するものとする。
【００２７】
ついで、バリアメタル膜１４上に、上記（１）式を満たすＣｕ膜１５をたとえば図２に示されるスパッタ装置１００を用いて形成する（図４（ａ））。第１の実施形態で説明したように、Ｃｕ膜１５は、Ｃｕターゲット１０３にＤＣバイアスを印加し、チャンバ１０１内でプラズマを励起してターゲット１０３からＣｕをスパッタし、さらに基板保持部１０２にも高周波電圧を印加することで、バリアメタル膜１４上でＣｕの堆積とエッチングを同時に行わせることで形成される。
【００２８】
その後、基板１５０を加熱してバリアメタル膜１４上に形成したＣｕ膜１５をリフローさせる（図４（ｂ））。ここでは、たとえばスパッタ装置１００で、チャンバ１０１内を所定の真空度にして、基板保持部１０２を４００℃に加熱して６０秒間保持することでＣｕ膜１５をリフローさせ、配線形成用溝３１内にＣｕ膜１５を埋め込む。
【００２９】
ついで、Ｃｕ膜１５がリフロー処理された層間絶縁膜１０上にＳｉＮ膜やレジスト、塗布絶縁膜などの絶縁膜からなる犠牲膜１７を形成する（図４（ｃ））。なお、これらの犠牲膜１７を成膜しないで後の工程で層間絶縁膜１０をＣＭＰ処理することは可能であるが、たとえば層間絶縁膜１０に低誘電率のポーラスな膜などを使用した場合、層間絶縁膜１０の強度が弱くなり、ＣＭＰ処理による平坦化が困難になる。そのため、ＣＭＰ処理時の平坦化を容易に行えるように犠牲膜１７を成膜することが望ましい。犠牲膜１７は、配線形成用溝３１間のバリアメタル膜１４の上面よりも上面が高くなるように成膜される。
【００３０】
ついで、タッチアップＣＭＰによって、配線形成用溝３１内に形成されたＣｕ膜１５の上面よりも上に形成された層間絶縁膜１０、バリアメタル膜１４および犠牲膜１７を除去する（図４（ｄ））。そして、Ｃｕ膜１５の上面が露出した層間絶縁膜１０上にキャップ膜１６を形成する（図４（ｅ））。キャップ膜１６として、たとえばＳｉＮ膜をＣＶＤ法などの成膜法によって形成することができる。以上によって、Ｃｕ配線層が形成される。
【００３１】
この第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１０…層間絶縁膜、１１，１３…ＴＥＯＳ膜、１２…ＳｉＮ膜、１４…バリアメタル膜、１５…Ｃｕ膜、１６…キャップ膜、１７…犠牲膜、３１…配線形成用溝、１００…スパッタ装置、１０１…チャンバ、１０２…基板保持部、１０３…ターゲット、１０４…直流電源、１０５…高周波電源、１５０…基板。
【特許請求の範囲】
【請求項１】
絶縁膜に配線形成用溝を形成する配線形成用溝形成工程と、
前記配線形成用溝が形成された前記絶縁膜上の全面にバリアメタル膜を形成するバリアメタル膜形成工程と、
前記配線形成用溝間の前記絶縁膜上の膜厚に比して前記配線形成用溝内の底部の方が厚くなるように、前記バリアメタル膜上にＣｕ膜を形成するＣｕ膜形成工程と、
前記バリアメタル膜上のＣｕ膜をリフローさせ、前記配線形成用溝内に埋め込むリフロー工程と、
少なくとも前記配線形成用溝間の前記絶縁膜上のバリアメタル膜をＣＭＰ法によって除去する除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記リフロー工程の後、前記配線形成用溝内を埋め、前記配線形成用溝間の前記バリアメタル膜の上面よりも高くなるように犠牲膜を形成する犠牲膜形成工程をさらに含み、
前記除去工程では、前記配線形成用溝内のＣｕ膜の上面が露出するまでＣＭＰ処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上に形成される前記Ｃｕ膜の膜厚をＴｆとし、前記配線形成用溝内の底部の前記Ｃｕ膜の膜厚をＴｂとし、前記配線形成用溝内の側面に形成される前記Ｃｕ膜の最も薄い部分の膜厚をＴｓとしたときに、次式（１）を満たすようにＣｕ膜を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
Ｔｆ＜Ｔｓ≦Ｔｂ ・・・（１）
【請求項４】
前記Ｃｕ膜形成工程では、Ｃｕを含むターゲットをスパッタして、前記バリアメタル膜を有する前記絶縁膜を含む成膜対象上にＣｕ膜を堆積させながら、前記成膜対象に高周波電圧を印加して前記成膜対象上に堆積した前記Ｃｕ膜のエッチングを行うことによって、前記Ｃｕ膜を形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上で、前記Ｃｕ膜の成膜レートが前記Ｃｕ膜のエッチングレートと略等しい条件で前記Ｃｕ膜を成膜することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
絶縁膜に配線形成用溝を形成する配線形成用溝形成工程と、
前記配線形成用溝が形成された前記絶縁膜上の全面にバリアメタル膜を形成するバリアメタル膜形成工程と、
前記配線形成用溝間の前記絶縁膜上の膜厚に比して前記配線形成用溝内の底部の方が厚くなるように、前記バリアメタル膜上にＣｕ膜を形成するＣｕ膜形成工程と、
前記バリアメタル膜上のＣｕ膜をリフローさせ、前記配線形成用溝内に埋め込むリフロー工程と、
少なくとも前記配線形成用溝間の前記絶縁膜上のバリアメタル膜をＣＭＰ法によって除去する除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記リフロー工程の後、前記配線形成用溝内を埋め、前記配線形成用溝間の前記バリアメタル膜の上面よりも高くなるように犠牲膜を形成する犠牲膜形成工程をさらに含み、
前記除去工程では、前記配線形成用溝内のＣｕ膜の上面が露出するまでＣＭＰ処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上に形成される前記Ｃｕ膜の膜厚をＴｆとし、前記配線形成用溝内の底部の前記Ｃｕ膜の膜厚をＴｂとし、前記配線形成用溝内の側面に形成される前記Ｃｕ膜の最も薄い部分の膜厚をＴｓとしたときに、次式（１）を満たすようにＣｕ膜を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
Ｔｆ＜Ｔｓ≦Ｔｂ ・・・（１）
【請求項４】
前記Ｃｕ膜形成工程では、Ｃｕを含むターゲットをスパッタして、前記バリアメタル膜を有する前記絶縁膜を含む成膜対象上にＣｕ膜を堆積させながら、前記成膜対象に高周波電圧を印加して前記成膜対象上に堆積した前記Ｃｕ膜のエッチングを行うことによって、前記Ｃｕ膜を形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記Ｃｕ膜形成工程では、前記配線形成用溝間の前記絶縁膜上で、前記Ｃｕ膜の成膜レートが前記Ｃｕ膜のエッチングレートと略等しい条件で前記Ｃｕ膜を成膜することを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１５６３５８（Ｐ２０１２−１５６３５８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５１６８（Ｐ２０１１−１５１６８）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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