半導体装置の製造方法及び製造装置
【課題】半導体装置のエッチングを精度良く行い、再生率を低減させる
【解決手段】基板にトランジスタを形成し、トランジスタを覆うように第１層間絶縁膜２２を形成する。さらに、第１層間絶縁膜２２の上方に形成したレジスト膜２７を用いて第１層間絶縁膜２２をエッチングし、トランジスタのソース／ドレイン領域に到達するコンタクトホール３１を形成する。この際、レジスト膜２７の開口部２７Ａの半径ｒと、開口部２７Ａが設計位置からずれている位置ずれ量ΔＸとを測定し、コンタクトホール３１に必要な半径Ｒｘと、コンタクトホール３１を形成可能な限界距離Ｓとから、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たす半径差ＥＳを決定し、半径差ＥＳからエッチング条件を決定する。
【解決手段】基板にトランジスタを形成し、トランジスタを覆うように第１層間絶縁膜２２を形成する。さらに、第１層間絶縁膜２２の上方に形成したレジスト膜２７を用いて第１層間絶縁膜２２をエッチングし、トランジスタのソース／ドレイン領域に到達するコンタクトホール３１を形成する。この際、レジスト膜２７の開口部２７Ａの半径ｒと、開口部２７Ａが設計位置からずれている位置ずれ量ΔＸとを測定し、コンタクトホール３１に必要な半径Ｒｘと、コンタクトホール３１を形成可能な限界距離Ｓとから、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たす半径差ＥＳを決定し、半径差ＥＳからエッチング条件を決定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び製造装置に関する。
【背景技術】
【０００２】
基板上にトランジスタを含む多層配線構造を形成する場合には、最初に基板上に素子分離領域を形成する。続いて、基板の上方にゲート電極を形成した後、ゲート電極の側壁にサイドウォールを形成する。さらに、ゲート電極を挟んでソース／ドレイン領域を形成する。この後、ゲート電極及びソース／ドレイン領域を覆うように層間絶縁膜を形成する。続いて、層間絶縁膜の上にレジスト膜を用いたマスクを形成し、マスクを用いて層間絶縁膜をエッチングしてソース／ドレイン領域に達するコンタクトホールを形成する。さらに、コンタクトホールに導電性プラグを形成し、導電性プラグに電気的に接続される配線を層間絶縁膜上に形成する。これにより、層間絶縁膜上の配線と、ソース／ドレイン領域とが導電性プラグを介して電気的に接続される。
【０００３】
ここで、近年では、半導体装置の高集積化に伴って微細加工が必要になると共に、微細加工に要求される精度も厳しくなっている。例えば、層間絶縁膜をエッチングするときに、マスクの形成位置がずれてゲート電極に近接すると、コンタクトホールの形成位置が設計上の位置よりゲート電極に近い位置に形成される。このような位置ずれが大きくなると、ゲート電極とコンタクトホールとの間の距離が短くなって、コンタクトホールに形成した導電性プラグとゲート電極との間にリーク電流が発生し易くなる。
【０００４】
また、マスクの開口部分の半径が設計上の半径より小さいと、エッチング後のコンタクトホールの半径が小さくなり、コンタクトホールに形成する導電性プラグの半径も小さくなる。マスクの開口部分が小さくなり過ぎると、導電性プラグとソース／ドレイン領域のコンタクト抵抗が大きくなってしまい、ソース／ドレイン領域と配線層との間に十分な導通を得ることが困難になる。
【０００５】
このように、半導体装置の回路パターンの微細化が進んだ結果として、コンタクトホールの形成位置や大きさを厳しく管理しないと、半導体装置の良好な歩留りを得ることができなくなっている。
【０００６】
近年では、半導体装置の製造工程では、ＡＰＣ（アドバンスド・プロセス・コントロール）技術が用いた工程管理が行われている。ＡＰＣとは、従来は人間が介在して工程の出来映えやミスをチェックしていたものを、製造装置内や製造ライン内で自動的に行い、プロセスと歩留まりを安定させる技術である。このようなＡＰＣ技術では、例えば、レジストパターンを形成したときのパターンの線幅を次工程のエッチング時にフィードフォワードする。また、レジストパターンの位置ずれ結果に基づいて、次のロットのレジストパターンの形成位置にフィードバックをする。これにより、エッチング後の線幅が複数の基板やロットで均一になる。
【０００７】
ここで、ＡＰＣ技術の一例を図５Ａから図５Ｃを参照して説明する。図５Ａから図５Ｃのそれぞれにおいて、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
まず、図５Ａ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計通りに形成された場合を示す。この場合は、このレジスト膜１０１を用いて通常の条件でエッチングする。その結果、図５Ａ（ｂ）に示すように、層間絶縁膜１０２にコンタクトホール１０３が設計通りの寸法で形成され、コンタクトホール１０３と２つのゲート電極１０４との間に適切
な距離が確保できる。また、コンタクトホール１０３の半径は、ソース／ドレイン領域と配線との間に十分な導通を確保できる大きさである。
【０００８】
これに対し、図５Ｂ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計より小さく形成された場合を示す。このレジスト膜１０１を用いて通常の条件で層間絶縁膜１０２をエッチングすると、コンタクトホール１０３の直径が小さく過ぎて、コンタクト抵抗が大きくなってしまう。このような場合は、ＡＰＣ技術を用いて、リソグラフィ後のレジスト膜１０１の開口部１０１Ａの大きさよりコンタクトホール１０３の直径が大きくなるエッチング条件を選択する。これにより、図５Ｂ（ｂ）に示すように、コンタクトホール１０３が設計値に近い寸法に形成され、コンタクトホール１０３の半径は、ソース／ドレイン領域と配線との間に十分な導通が確保される。
【０００９】
また、図５Ｃ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計より大きく形成された場合を示す。このレジスト膜１０１を用いて通常の条件で層間絶縁膜１０２をエッチングすると、コンタクトホール１０３の直径が大きくな過ぎて、ゲート電極１０４とコンタクトホール１０３との間の距離が、リーク電流が発生する程に近接してしまう。このような場合は、ＡＰＣ技術を用いて、リソグラフィ後のレジスト膜１０１の開口部１０１Ａの大きさよりコンタクトホール１０３の直径が小さくなるエッチング条件を選択する。これにより、図５Ｃ（ｂ）に示すように、コンタクトホール１０３が設計値に近い寸法に形成され、ゲート電極１０４と導電性プラグとの間のリーク電流の発生が防止される。
【００１０】
また、従来の他のＡＰＣ技術としては、最初の基板で形成したコンタクトホールの形成位置のずれ量を測定し、このずれ量に基づいて後の基板に形成するマスクの位置を修正するものがある。この場合は、最初にパイロットウェハにマスクパターンを形成し、そのマスクパターンを用いてエッチングを行う。続いて、レジスト露光時に形成されたアライメントマークと、エッチング時に形成されたアライメントマークのずれ量を測定する。次の基板は、アライメントマークのずれ量に応じてレジストパターンの位置をずらす。これにより、アライメントのずれが低減され、コンタクトホールの形成位置のずれ量が補正される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２８９５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、マスクの開口径からエッチング条件を決定する方法では、レジスト膜の露光位置がずれていたときに、ゲート電極とコンタクトホールとの間の距離が短くなって、リーク電流が発生する可能性があった。
さらに、コンタクトホールの位置ずれ量から露光位置を修正する方法では、レジスト膜の開口部が設計値より大きかった場合には、リーク電流が発生し易くなった。また、レジスト膜の開口部が設計値より小さかった場合には、コンタクト抵抗が大きくなり過ぎることがあった。
【００１３】
ここで、リーク電流が発生したり、コンタクト抵抗が大きくなったりすると、層間絶縁膜の上からレジスト膜を剥離して、再度、レジスト膜の形成及びパターニングが行われる。このようなレジスト膜の形成及びパターニングのやり直しは、生産効率を低下させる原因になっていた。
【００１４】
この発明は、このような事情に鑑みてなされたものであり、リーク電流の発生やコンタ
クト不良の発生を低減し、レジスト膜やパターニングを再度行う再生率を低減させることを目的とする。
【課題を解決するための手段】
【００１５】
実施形態の一観点によれば、基板の上方に導電性部材を形成する工程と、前記導電性部材を覆う絶縁膜を形成する工程と、前記絶縁膜の上方にマスクを形成する工程と、前記マスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、決定された前記エッチング条件を用いて、前記ホールを形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
また、実施形態の別の観点によれば、絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、を含むことを特徴とする半導体装置の製造装置が提供される。
【発明の効果】
【００１７】
マスクの開口部の大きさ及び位置ずれ量に基づいてホールを形成するためのエッチング条件を決定するので、従来に比べてリーク電流やコンタクト不良が発生する確率を大幅に低減でき、再生率を低下させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の製造装置の概略構成を示すブロック図である。
【図２Ａ】図２Ａは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その１）
【図２Ｂ】図２Ｂは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その２）
【図２Ｃ】図２Ｃは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その３）
【図２Ｄ】図２Ｄは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その４）
【図２Ｅ】図２Ｅは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その５）
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法において、コンタクトホールを形成するためのエッチング条件を決定する方法の原理を説明する図であり、（ａ）は、開口部を形成したレジスト膜を上から見た平面図、（ｂ）はコンタクトホールを形成した後で第１の層間絶縁膜を上から見た平面図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図５Ａ】図５Ａは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【図５Ｂ】図５Ｂは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【図５Ｃ】図５Ｃは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【発明を実施するための最良の形態】
【００１９】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００２０】
本発明の実施の形態について以下に図面を参照して詳細に説明する。
まず、図１を参照して、半導体装置の製造装置について説明する。
半導体装置の製造装置５１は、中央制御装置であるホストコンピュータ５２と、ホストコンピュータ５２に接続されたエッチング装置５３と、外観検査装置５４とを含んで構成されている。ホストコンピュータ５２は、制御装置６１や、記憶装置６２、通信制御装置６３、入出力装置６４などがバス接続された構成を有する。ここで、半導体装置の製造装置５１は、ホストコンピュータ５２に半導体装置を製造するためのその他の製造装置や検査装置を接続しても良い。また、ホストコンピュータ５２の制御装置６１は、その他の機能を付加しても良い。
【００２１】
制御装置６１は、ＣＰＵ（Central Processing Unit）や、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを備え、エッチング装置５３や外観検査装置５４の制御を行う装置制御部７１と、エッチング装置５３のエッチング条件を決定する半径差算出部７２及び条件設定部７３とに機能分割される。
【００２２】
エッチング装置５３は、例えば、減圧可能なチャンバ内に、高周波電源に接続されたカソード電極とアノード電極とを有し、チャンバ内にエッチングガスを導入可能に構成されたＲＩＥ（反応性イオンエッチング）装置である。このエッチング装置５３は、通信制御装置を有し、ホストコンピュータ５２との間にデータの送受信が可能になっている。
【００２３】
外観検査装置５４は、ウェハ１の外観を検査する構成を有し、例えばウェハ１の表面画像を取得する光学系や、照明装置、基板を移動可能に支持するステージなどを有する。この外観検査装置５４は、通信制御装置を有し、ホストコンピュータ５２との間にデータの
送受信が可能になっている。
【００２４】
次に、半導体装置の製造装置５１を用いた半導体装置の製造方法について以下に説明する。
最初に、図２Ａに示す断面構造を得るまでの工程について説明する。
図２Ａに示すように、ウェハ（半導体基板）１のチップ領域２の表面に、トランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。この実施の形態では素子分離絶縁膜１１として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化膜等の絶縁膜を埋め込むことにより形成される。素子分離絶縁膜１１は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００２５】
次いで、ウェハ１のメモリセル領域におけるトランジスタ活性領域に不純物をイオン注入してウェル１２を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。
さらに、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜である。また、ゲート絶縁膜１３は、誘電率の高い材料から形成しても良い。
【００２６】
続いて、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば５０ｎｍとする。さらに、シリコン膜をパターニングして、ゲート電極１４（導電性部材）を形成する。ゲート電極１４は、金属材料から形成しても良い。
【００２７】
ゲート電極１４は、例えばメモリ領域ではウェル１２上に間隔をおいて互いに平行に二つ形成され、その各々がワード線の一部を構成する。さらに、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側のウェハ１の表層に不純物を導入してソース／ドレインエクステンション１５を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。
【００２８】
この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残して絶縁性サイドウォール１６を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。
【００２９】
続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしてウェハ１の表層に不純物を再びイオン注入し、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１７（高濃度不純物拡散領域）を形成する。
さらに、ゲート電極１４を含むウェハ１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケルの高融点金属が好ましいが、比較的に融点が低い金属であっても良い。さらに、この金属膜を加熱してシリコンと反応させることにより、ゲート電極１４の上面と、ソース／ドレイン領域１７におけるウェハ１上にそれぞれにコバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１８Ａ、１８Ｂを形成する。この熱処理によって、各ソース／ドレイン領域１７が活性化されて低抵抗化する。
【００３０】
その後に、素子分離絶縁膜１１上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、ソース／ドレイン領域１７等によって構成されるＭＯＳトランジスタＴ１，Ｔ２が形成さ
れる。
【００３１】
続いて、図２Ｂに示す断面構造を得るまでの工程について説明する。
ゲート電極１４を含むウェハ１の上側全面に、ＳｉＮ膜２１を形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、ＳｉＮ膜２１の上に第１層間絶縁膜２２としてシリコン酸化膜を例えば５００ｎｍ形成する。これにより、ゲート電極１４が第１層間絶縁膜２２に覆われる。
さらに、第１層間絶縁膜２２の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ１の表面から第１層間絶縁膜２２の表面までの膜厚を所定値に調整する。
【００３２】
続いて、第１層間絶縁膜２２の上に、第１酸化膜２３と、下層樹脂膜２４とを順番に形成する。下層樹脂膜２４としては、例えば、クレゾールノボラック型の樹脂や、ポリヒドロキシスチレン（ＰＨＳ）樹脂などの有機樹脂が用いられる。
さらに、下層樹脂膜２４の上に、第２酸化膜２５を形成する。第２酸化膜２５は、下層樹脂膜２４をエッチングする際にマスクにして用いるもので、例えば、例えばＳＯＧ（Spin On Glass）膜が用いられる。
【００３３】
次に、第２酸化膜２５の上に、反射防止膜２６が形成される。反射防止膜２６は、例えば、塗布法を用いて形成された有機系膜や、スパッタ法によって形成されたSi３N４膜が用いられる。続いて、反射防止膜２６の上に、レジスト膜２７を例えばスピンコート法により塗布する。この後、レジスト膜２７に対して、露光および現像を行ってコンタクトホールのパターンに相当する開口部２７Ａを形成する。
【００３４】
続いて、エッチングの第１のステップとして、レジスト膜２７をマスクにして、エッチング装置５３を用いて反射防止膜２６と第２酸化膜２５とを選択的にエッチングする。エッチング条件は、後に詳細に説明する方法を用いて決定する。
【００３５】
エッチング条件の一例としては、例えば、エッチング装置５３のチャンバ内の圧力を１３Ｐａ、４０ＭＨｚの高周波電力を５００Ｗ印加し、１３ＭＨｚの高周波電力は、例えば５００Ｗ印加する。エッチングガスは、ＣＨＦ３ガス及びＣＦ４ガスを用いる。ＣＨＦ３ガスの流量は、例えば２００ｓｃｃｍとする。ＣＦ４ガスの流量は、例えば２００ｓｃｃｍとする。これにより、図２Ｃに示すように、反射防止膜２６及び第２酸化膜２５に、コンタクトホールのパターンに相当する開口部２５Ａ及び開口部２６Ａが形成される。
【００３６】
続いて、エッチングの第２のステップとして、エッチング装置５３を用いて、反射防止膜２６及び第２酸化膜２５をマスクにして下層樹脂膜２４を選択的にエッチングする。エッチング装置５３のチャンバ内の圧力は、例えば２．６Ｐａとする。高周波電力は、例えば４０ＭＨｚで１０００Ｗとする。エッチングガスとしては、Ｏ２ガスを用いる。Ｏ２ガスの流量は、例えば５００ｓｃｃｍとする。
【００３７】
さらに、エッチングの第３のステップとして、エッチング装置５３を用いて、第１酸化膜２３、第１層間絶縁膜２２及びＳｉＮ膜２１を選択的にエッチングする。エッチング装置５３のチャンバ内の圧力は、例えば４Ｐａ、４０ＭＨｚの高周波電力は、例えば５００Ｗとする。１３ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ６ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ６ガスの流量は、例えば２０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。Ａｒガスの流量は、例えば１０００ｓｃｃｍとする。
【００３８】
これにより、図２Ｄに示すように、第１層間絶縁膜２２を貫通するコンタクトホール３
１が形成される。コンタクトホール３１は、ソース／ドレイン領域１７の高融点金属シリサイド層１８Ｂに到達する深さまで形成する。
【００３９】
次に、図２Ｅの断面構造を得るまでの工程について説明する。
最初に、コンタクトホール３１の内面に、厚さが１０ｎｍのチタン（Ｔｉ）膜と、厚さが１０ｎｍの窒化チタン膜とを順番にスパッタ法等により形成して、２層の積層構造を有する密着膜（不図示）を形成する。さらに、密着膜上にタングステン（Ｗ）膜をＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜２２上で、例えば２００ｎｍとし、Ｗ膜でコンタクトホール３１の空隙を埋める。第１層間絶縁膜２２の上面上に成長した余分なＷ膜及び密着膜はＣＭＰ法で除去する。これにより、コンタクトホール３１内に、導電性プラグ３２が形成される。
【００４０】
続いて、第１層間絶縁膜２２及び導電性プラグ３２の上の全面に第２層間絶縁膜４１を形成する。第２層間絶縁膜４１は、例えば、ＳｉＯＣ膜が用いられる。ＳｉＯＣ膜は、有機系シランを原料ガスとして用いたプラズマＣＶＤ法にて、例えば２００ｎｍの膜に形成される。
【００４１】
次に、第２層間絶縁膜４１の上に不図示のレジストマスクを形成し、ドライエッチングにより配線溝４２を形成する。この配線溝４２の内面に、図示を省略するバリア層として、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ又はこれらの組み合わせから選択した積層膜をＰＶＤ法により形成する。さらに、図示を省略するシード層をＰＶＤ法により形成してから、めっき法を用いて配線溝４２に、Ｃｕなどの導電性材料を埋め込む。その後、第２層間絶縁膜４１の上面から余分な導電性材料をＣＭＰ法で除去する。これにより、配線溝４２内にダマシン構造の配線４３が形成される。この配線４３は、導電性プラグ３２を介してソース／ドレイン領域１７に電気的に接続される。以降は、同様のプロセスを繰り返し、多層配線構造を有する半導体装置を製造する。
【００４２】
ここで、この実施の形態は、図２Ｄに示すコンタクトホール３１を形成するときのエッチング条件を、レジスト膜２７の開口部２７Ａの大きさと設計上の位置からのずれ量の両方を考慮して決定することを特徴としている。以下に、この実施の形態における半導体装置の製造方法に含まれるコンタクトホールの形成方法の詳細について説明する。
【００４３】
最初に、エッチング条件の決定方法の原理について図３を参照して説明する。図３（ａ）は、開口部を形成したレジスト膜を上から見た平面図であり、図３（ｂ）はコンタクトホールを形成した後で第１の層間絶縁膜を上から見た平面図である。
【００４４】
まず、導電性プラグ３２とゲート電極１４との間にリーク電流が発生しないためには、コンタクトホール３１とゲート電極１４との間に所定の距離を設ける必要がある。従って、コンタクトホール３１を形成する領域には、コンタクトホール３１が形成可能な範囲Ｆａが存在する。コンタクトホール３１の中心が設計上の中心位置にあるときに、リーク電流が発生しないコンタクトホール３１の外縁までの限界距離をＳとした場合、リーク電流が発生しない条件は、
Ｓ＞Ｒ＋ΔＸ （１）
となる。
【００４５】
ここで、Ｒはコンタクトホール３１の半径を示し、ΔＸは、レジスト膜２７の開口部２７Ａの中心の位置ずれ量である。位置ずれ量ΔＸは、例えば、コンタクトホール３１の中心位置が設計上の中心位置から位置ずれした量に等しい。したがって、数式（１）は、コンタクトホール３１の半径Ｒに位置ずれ量ΔＸを加算した値が、リーク電流の発生を防止できる範囲の限界を示す限界距離Ｓより小さければ、リーク電流の発生を防止できること
を示している。
【００４６】
さらに、エッチング前のレジスト膜２７の開口部２７Ａの半径ｒと、エッチング後のコンタクトホール３１の半径Ｒとの半径差をＥＳとすると、ＥＳ＝ｒ−Ｒになるので、これを式（１）に代入すると、
ＥＳ＞ｒ＋ΔＸ−Ｓ （２）
となる。従って、半径差ＥＳが、レジスト膜２７の開口部２７Ａの半径ｒと位置ずれ量ΔＸの和から、限界距離Ｓを引いた値より大きければ、リーク電流の発生を防止できる。
【００４７】
また、導電性プラグ３２とソース／ドレイン領域１７との間にコンタクト不良を発生させないためには、コンタクトホール３１の半径が所定値以上である必要がある。導電性プラグ３２がコンタクト不良を起こさないために必要とされるコンタクトホール３１の半径の最小値をＲｘとすると、
Ｒ＞Ｒｘ （３）
と表すことができる。ＥＳ＝ｒ−Ｒを式（３）に代入すると、
ＥＳ＜ｒ−Ｒｘ （４）
となる。
【００４８】
したがって、式（２）及び式（４）から、
ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘ （５）
となる。限界距離Ｓと、半径Ｒｘは、予め実験により求めることができる。レジスト膜２７の開口部２７Ａの半径ｒと、開口部２７Ａの中心位置の位置ずれ量ΔＸが求められれば、エッチング前後の半径差ＥＳの許容範囲が求められる。さらに、半径差ＥＳの許容範囲に収まるように、エッチング条件を決定すれば、コンタクトホール３１の半径がコントロールされてリーク電流の発生が防止されると共に、コンタクト不良も防止される。
【００４９】
ここで、例えば、レジスト膜２７の開口部２７Ａの半径ｒが設計通りに形成され、かつ位置ずれ量ΔＸもゼロであった場合は、式（５）の条件は、初期設定のエッチング条件で満たすことができる。したがって、エッチングは初期条件で行われる。その結果、図１Ｄに示すように、コンタクトホール３１は、リーク電流が発生しない位置に、かつ導電性プラグ３２がコンタクト不良を生じない大きさに形成される。
【００５０】
これに対して、レジスト膜２７の開口部２７Ａの大きさや形成位置がずれた場合について、図４Ａから図４Ｄを参照して説明する。ここで、図４Ａ及び図４Ｂは、レジスト膜２７Ａの開口部２７の半径ｒは設計通りであったが、開口部２７Ａの中心位置がずれた場合を示している。図４Ｃ及び図４Ｄは、レジスト膜２７Ａの開口部２７の半径ｒが設計値からずれ、さらに開口部２７Ａの中心位置もずれた場合を示している。また、各図において、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【００５１】
図４Ａ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒは設計通りであったが、開口部２７Ａが左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ１は、リーク電流が発生しない程度、即ち式（１）を満たす程度のずれ量であった。この場合は、半径差ＥＳはゼロにできるので、条件設定部７３は、初期設定のエッチング条件を設定する。図４Ａ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａと同程度の大きさになる。図４Ａ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、第１層間絶縁膜２２には、リーク電流の発生を防止するのに十分な膜厚が残されている。
【００５２】
図４Ｂ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒは設計通りであったが、開口部２７Ａが左側のゲート電極１４Ａに大きく近づいている。このときに算出される位置ずれ量ΔＸ２は、リーク電流が発生する程度、即ち式（１）を満たさないずれ量であった。この場合は、式（５）のｒ＋ΔＸ−Ｓが大きくなるので、半径差ＥＳも大きい値になる。ここで、ＥＳ＝ｒ−Ｒであることから、半径差ＥＳが大きくなるということは、コンタクトホール３１に許容される半径Ｒが小さくなることである。従って、条件設定部７３は、設計上の半径Ｒより小さい半径Ｒ２でコンタクトホール３１を形成するようなエッチング条件が選択される。
【００５３】
その結果、図４Ｂ（ｂ）に示すように、コンタクトホール３１の半径Ｒ２は、開口部２７Ａの半径ｒより小さくなる。図４Ｂ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ２が小さくなることで、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。この半径Ｒ２は、式（５）を満たす値なので、Ｒ２＞Ｒｘを当然に満たす。したがって、このように径を小さくしたコンタクトホール３１であっても、コンタクト不良が生じることはない。
【００５４】
図３Ａ及び図３Ｂでは、レジスト膜２７の開口部２７Ａの半径ｒが同じなので、開口部２７Ａの位置ずれ量ΔＸの有無がそれぞれのケースの違いになる。開口部２７Ａの半径ｒが同程度であれば、位置ずれ量ΔＸが大きいほど、コンタクトホール３１の半径Ｒが小さくなるようなエッチング条件が選択される。
【００５５】
また、図４Ｃ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒ３が設計より大きく、かつ左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ３は、式（１）を満たさないずれ量であり、このままエッチングを行うとリーク電流が発生してしまう。この場合は、式（５）のｒ＋ΔＸ−Ｓが大きくなるので、半径差ＥＳも大きい値になる。ここで、ＥＳ＝ｒ−Ｒであることから、半径差ＥＳが大きくなるということは、コンタクトホール３１に許容される半径Ｒが小さくなることである。従って、条件設定部７３は、設計上の半径Ｒより小さい半径Ｒ３でコンタクトホール３１を形成するようなエッチング条件が選択される。
【００５６】
その結果、図４Ｃ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａより小さくなる。図４Ｃ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ３が小さくなることで、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。この半径Ｒ３は、式（５）を満たす値なので、Ｒ３＞Ｒｘをも当然に満たす。したがって、このように径を小さくしたコンタクトホール３１であっても、コンタクト不良が生じることはない。
【００５７】
さらに、図４Ｄ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒ４が設計より小さく、かつ左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ４は、式（１）を満たし、このままエッチングすればリーク電流が発生しない。さらに、この半径ｒ４と同程度の半径Ｒ４でコンタクトホール３１を形成すれば、Ｒ４＞Ｒｘを満たすことができる。
【００５８】
この場合は、初期条件でコンタクトホール３１をエッチングしたときの半径Ｒ４であっても式（５）を満たすことができる。従って、条件設定部７３は、初期のエッチング条件を選択する。その結果、図４Ｄ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａと同程度になる。図４Ｄ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ４が小さいので、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。
【００５９】
図４Ｄにおいて、位置ずれ量ΔＸ４は小さいが、開口部２７Ａの半径ｒ４が小さすぎると、そのままのサイズでコンタクトホール３１を形成するとコンタクト抵抗が大きくなり過ぎることがある。この場合には、式（５）のｒ−Ｒｘが小さくなるので、半径差ＥＳも小さくなる。従って、コンタクトホール３１の半径Ｒが大きくなるようなエッチング条件が選択される。
【００６０】
ここで、コンタクトホール３１の半径Ｒは、エッチングガスの流量比で制御することができるので、半径差ＥＳの大きさに応じてエッチングガスの流量比を変えることで、リーク電流の防止と、コンタクト不良の防止を両立させることが可能になる。
【００６１】
次に、前記した原理を利用したエッチング条件の決定方法について説明する。
最初に、図２Ｂに示すように、ウェハ１の上方のレジスト膜２７に開口部２７Ａを形成したら、図１に示す外観検査装置５４に基板を搬入し、リソグラフィ後の開口部２７Ａの半径ｒと、位置ずれ量ΔＸを測定する。
【００６２】
ここで、位置ずれ量ΔＸの測定方法の一例を説明する。まず、半径差算出部７２は、リソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの画像から、画像処理によってリソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの中心位置を算出する。さらに、半径差算出部７２は、ゲート電極１４を形成するときにウェハ１の上方に形成された位置ずれ検出マークの中心位置を算出する。さらに、これら２つの中心位置の差（ずれ）を算出すると、位置ずれ量ΔＸが得られる。この場合には、ゲート電極１４からの相対的な位置ずれに基づいてコンタクトホール３１の形成位置を調整できるので、リーク電流の発生を防止し易くなる。
【００６３】
また、半径差算出部７２は、リソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの中心位置と、設計データから取得する設計上の中心位置との差から位置ずれ量ΔＸを算出しても良い。
【００６４】
ここで、位置ずれ量ΔＸは、位置ずれ検出マークのゲート電極１４の配列方向のずれ量として算出することが好ましい。また、位置ずれ検出マークは、通常、ウェハ１上の所定箇所に複数形成されているので、それぞれの場所における位置ずれ検出マークのずれ量を算出し、各場所における位置ずれ検出マークのずれ量の平均値を位置ずれ量ΔＸにしても良い。さらに、位置ずれ検出マークの中心位置は、外観検査装置５４が計算しても良い。この場合、半径差算出部７２は、外観検査装置５４から取得した中心位置を用いて位置ずれ量ΔＸを算出する。
【００６５】
続いて、ホストコンピュータ５２の半径差算出部７２は、リソグラフィ後のレジスト膜２７の開口部２７Ａの半径ｒ及び位置ずれ量ΔＸと、予め登録されているコンタクトホール３１の限界距離Ｓ及び半径の最小値Ｒｘとを用い、式（５）を使って半径差ＥＳを決定する。
【００６６】
式（５）を満たす半径差ＥＳとして複数の値が選択可能であった場合、半径差算出部７２は、例えば、式（５）を満たす半径差ＥＳの中間値、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を算出し、この中間値をエッチングのパラメータとして採用する。中間値を採用することで、リーク電流の防止とコンタクト抵抗の低減をより確実に実現することが可能になる。また、半径差ＥＳの中間値以外、例えば、半径差ＥＳの下限値や上限値をエッチングのパラメータとして採用しても良い。
【００６７】
次に、条件設定部７３が半径差ＥＳからエッチング条件を決定し、装置制御部７１が決定したエッチング条件でエッチングを行うようにエッチング装置５３に通信制御装置６３
を介して指令する。
【００６８】
ここで、条件設定部７３は、半径差ＥＳでエッチング条件データを検索することでエッチング条件を決定する。エッチング条件データは、半径差ＥＳとエッチング条件の関係を実験的に調べた結果に基づいて作成され、ホストコンピュータ５２の記憶装置６２に記憶されている。エッチング条件データは、半径差ＥＳで流量比を検索可能な構成になっており、条件設定部７３が半径差ＥＳでエッチング条件データを検索すれば、エッチング条件を抽出できる。半径差ＥＳに応じて変化するエッチング条件としては、図１Ｃの開口部２５Ａ，２６Ａをエッチングにより形成する第１のステップにおけるＣＨＦ３ガスとＣＦ４ガスの流量比があげられる。
【００６９】
例えば、半径差ＥＳがマイナスの値であった場合、半径差ＥＳがゼロ、即ちレジスト膜２７の開口部２７Ａの半径ｒとコンタクトホール３１の半径Ｒが等しい場合に比べて、コンタクトホール３１の半径Ｒを大きくするエッチング条件、即ち半径差ＥＳがゼロのときよりＣＦ４ガスの流量比が大きくなるエッチング条件が選択される。
また、半径差ＥＳがプラスの値であった場合、半径差ＥＳがゼロの場合に比べて、コンタクトホール３１の半径Ｒを小さくするエッチング条件、即ち半径差ＥＳがゼロのときよりＣＨＦ３ガスの流量比が大きくなるエッチング条件が選択される。
【００７０】
ここで、半径差ＥＳに基づいてエッチングの第１のステップのエッチングガスの流量比を決定するのは、第１のステップにおいて、レジスト膜２７で最初に行われるエッチングをコントロールすることで、コンタクトホール３１の半径Ｒを制御することが可能だからである。しかしながら、第２のステップや第３のステップのエッチングガスの流量比を半径差ＥＳを用いて前記と同様にデータ検索により決定しても良い。
【００７１】
また、位置ずれ量ΔＸは、各ウェハ１について外観検査装置５４で測定し、ウェハ１ごとにエッチング条件を設定しても良いし、前のロットで測定したデータを使用しても良い。同じロットの中で少なくとも１回、位置ずれ量ΔＸを測定し、その結果を用いてエッチング条件を調整しても良い。
【００７２】
位置ずれ量ΔＸが大きすぎて、式（５）を満たすことができないウェハ１があった場合には、レジスト膜２７を剥離する。この後、新たにレジスト膜２７を塗布し、露光及び現像して開口部２７Ａを形成する。さらに、レジスト膜２７を用いて前記の処理を実施する。
【００７３】
また、品種が異なる半導体装置を複数製造する半導体装置の製造装置５１の場合、ホストコンピュータ５２の制御装置６１には、品種ごとに限界距離Ｓや、コンタクトホール３１に必要な最小の半径Ｒｘが予め登録される。エッチング条件を決定するときは、半径差検出部７２がウェハ１に付与された品種を特定する品種情報を取得し、品種情報に基づいて限界距離Ｓや半径Ｒｘを検索し、半径差ＥＳを決定する。さらに、条件設定部７３が品種毎に形成されているエッチング条件データを半径差ＥＳで検索してエッチング条件を決定する。
【００７４】
以上、説明したように、この実施の形態では、リソグラフィ後のレジスト膜２７の開口部２７Ａの大きさと位置ずれ量ΔＸを測定することで、エッチング後のコンタクトホール３１の大きさ及び形成位置が適切になるエッチング条件を決定するようにした。レジスト膜２７の開口部２７Ａの大きさと、位置ずれの両方を考慮してエッチング条件を決定するので、従来に比べてリーク電流やコンタクト不良が発生する確率を大幅に低減でき、再生率を低下させることができる。また、従来のようにエッチング後のずれ量を測定する場合では、計測用の基板が必要になるが、この実施の形態では、測定用の基板が不要になるの
で、生産性が向上する。
【００７５】
ここで、この実施の形態の半導体装置の製造装置は、エッチング装置５３に制御装置６１を設けた構成でも良いし、エッチング装置５３と外観検査装置５４から構成し、２つの装置のいずれか一方に制御装置６１を設けても良い。また、この実施の形態の半導体装置の製造装置は、ホストコンピュータ５２とエッチング装置５３から構成しても良い。
【００７６】
さらに、ホストコンピュータ５２の制御装置６１を、半径差算出部７２及び条件設定部７３として機能させる半導体装置の製造プログラムや、半導体装置の製造プログラムを記録した記憶媒体も本実施の形態に含まれる。
また、外観検査装置５４として、測長機能を有する光学顕微鏡を用い、測長したデータをホストコンピュータ５２に入力しても良い。
この実施の形態に係る半導体装置の製造方法を用いてスルーホールを形成しても良い。
【００７７】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【００７８】
以下に、前記の実施の形態の特徴を付記する。
（付記１） 基板の上方に導電性部材を形成する工程と、前記導電性部材を覆う絶縁膜を形成する工程と、前記絶縁膜の上方にマスクを形成する工程と、前記マスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、決定された前記エッチング条件を用いて、前記ホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールに必要な半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たすように、前記ホールのエッチング条件を決定することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記エッチング条件は、前記半径差と、前記ホールを形成するときに使用するエッチングガスの流量との関係を対応付けたデータを検索することで決定することを特徴とする請求項２に記載の半導体装置の製造方法。
（付記４） 前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を用いることを特徴とする付記２又は付記３の記載の半導体装置の製造方法。
（付記５） 前記エッチング条件は、前記マスクによってエッチングされる最初の膜をエッチングする条件であることを特徴とする付記１乃至付記４のいずれか一項に記載の半導体装置の製造方法。
（付記６） 前記位置ずれ量は、前記導電性部材を形成するときに前記基板の上方に形成された位置ずれ検出マークの中心位置と、前記マスクの前記開口部を形成するときに前記基板の上方に形成された位置ずれ検出マークの中心位置のずれから算出することを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置の製造方法。
（付記７） 絶縁膜の上方に形成したマスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホール
と他の導電性部材との間にリーク電流が発生しないために必要な限界距離と、から前記開口部と前記ホールの半径差を求める工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、をコンピュータに実行させる半導体装置の製造プログラム。（付記８） 絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、を含むことを特徴とする半導体装置の製造装置。
（付記９） 前記半径差算出部は、前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールの半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たす前記半径差を算出することを特徴とする付記８に記載の半導体装置の製造装置。
（付記１０） 前記半径差算出部は、前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を算出することを特徴とする付記９に記載の半導体装置の製造装置。
【符号の説明】
【００７９】
１ ウェハ（基板）
１４ ゲート電極（導電性部材）
２２ 絶縁膜
２７ レジスト膜（マスク）
２７Ａ 開口部
３１ コンタクトホール
５１ 半導体装置の製造装置
７１ 装置制御部
７２ 半径差算出部
７３ 条件設定部
ＥＳ 半径差
ｒ 開口部の半径
Ｒ コンタクトホールの半径
Ｒｘ 半径（ホールに必要な半径の最小値）
Ｓ 限界距離
ΔＸ 位置ずれ量
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び製造装置に関する。
【背景技術】
【０００２】
基板上にトランジスタを含む多層配線構造を形成する場合には、最初に基板上に素子分離領域を形成する。続いて、基板の上方にゲート電極を形成した後、ゲート電極の側壁にサイドウォールを形成する。さらに、ゲート電極を挟んでソース／ドレイン領域を形成する。この後、ゲート電極及びソース／ドレイン領域を覆うように層間絶縁膜を形成する。続いて、層間絶縁膜の上にレジスト膜を用いたマスクを形成し、マスクを用いて層間絶縁膜をエッチングしてソース／ドレイン領域に達するコンタクトホールを形成する。さらに、コンタクトホールに導電性プラグを形成し、導電性プラグに電気的に接続される配線を層間絶縁膜上に形成する。これにより、層間絶縁膜上の配線と、ソース／ドレイン領域とが導電性プラグを介して電気的に接続される。
【０００３】
ここで、近年では、半導体装置の高集積化に伴って微細加工が必要になると共に、微細加工に要求される精度も厳しくなっている。例えば、層間絶縁膜をエッチングするときに、マスクの形成位置がずれてゲート電極に近接すると、コンタクトホールの形成位置が設計上の位置よりゲート電極に近い位置に形成される。このような位置ずれが大きくなると、ゲート電極とコンタクトホールとの間の距離が短くなって、コンタクトホールに形成した導電性プラグとゲート電極との間にリーク電流が発生し易くなる。
【０００４】
また、マスクの開口部分の半径が設計上の半径より小さいと、エッチング後のコンタクトホールの半径が小さくなり、コンタクトホールに形成する導電性プラグの半径も小さくなる。マスクの開口部分が小さくなり過ぎると、導電性プラグとソース／ドレイン領域のコンタクト抵抗が大きくなってしまい、ソース／ドレイン領域と配線層との間に十分な導通を得ることが困難になる。
【０００５】
このように、半導体装置の回路パターンの微細化が進んだ結果として、コンタクトホールの形成位置や大きさを厳しく管理しないと、半導体装置の良好な歩留りを得ることができなくなっている。
【０００６】
近年では、半導体装置の製造工程では、ＡＰＣ（アドバンスド・プロセス・コントロール）技術が用いた工程管理が行われている。ＡＰＣとは、従来は人間が介在して工程の出来映えやミスをチェックしていたものを、製造装置内や製造ライン内で自動的に行い、プロセスと歩留まりを安定させる技術である。このようなＡＰＣ技術では、例えば、レジストパターンを形成したときのパターンの線幅を次工程のエッチング時にフィードフォワードする。また、レジストパターンの位置ずれ結果に基づいて、次のロットのレジストパターンの形成位置にフィードバックをする。これにより、エッチング後の線幅が複数の基板やロットで均一になる。
【０００７】
ここで、ＡＰＣ技術の一例を図５Ａから図５Ｃを参照して説明する。図５Ａから図５Ｃのそれぞれにおいて、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
まず、図５Ａ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計通りに形成された場合を示す。この場合は、このレジスト膜１０１を用いて通常の条件でエッチングする。その結果、図５Ａ（ｂ）に示すように、層間絶縁膜１０２にコンタクトホール１０３が設計通りの寸法で形成され、コンタクトホール１０３と２つのゲート電極１０４との間に適切
な距離が確保できる。また、コンタクトホール１０３の半径は、ソース／ドレイン領域と配線との間に十分な導通を確保できる大きさである。
【０００８】
これに対し、図５Ｂ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計より小さく形成された場合を示す。このレジスト膜１０１を用いて通常の条件で層間絶縁膜１０２をエッチングすると、コンタクトホール１０３の直径が小さく過ぎて、コンタクト抵抗が大きくなってしまう。このような場合は、ＡＰＣ技術を用いて、リソグラフィ後のレジスト膜１０１の開口部１０１Ａの大きさよりコンタクトホール１０３の直径が大きくなるエッチング条件を選択する。これにより、図５Ｂ（ｂ）に示すように、コンタクトホール１０３が設計値に近い寸法に形成され、コンタクトホール１０３の半径は、ソース／ドレイン領域と配線との間に十分な導通が確保される。
【０００９】
また、図５Ｃ（ａ）に、レジスト膜１０１の開口部１０１Ａが設計より大きく形成された場合を示す。このレジスト膜１０１を用いて通常の条件で層間絶縁膜１０２をエッチングすると、コンタクトホール１０３の直径が大きくな過ぎて、ゲート電極１０４とコンタクトホール１０３との間の距離が、リーク電流が発生する程に近接してしまう。このような場合は、ＡＰＣ技術を用いて、リソグラフィ後のレジスト膜１０１の開口部１０１Ａの大きさよりコンタクトホール１０３の直径が小さくなるエッチング条件を選択する。これにより、図５Ｃ（ｂ）に示すように、コンタクトホール１０３が設計値に近い寸法に形成され、ゲート電極１０４と導電性プラグとの間のリーク電流の発生が防止される。
【００１０】
また、従来の他のＡＰＣ技術としては、最初の基板で形成したコンタクトホールの形成位置のずれ量を測定し、このずれ量に基づいて後の基板に形成するマスクの位置を修正するものがある。この場合は、最初にパイロットウェハにマスクパターンを形成し、そのマスクパターンを用いてエッチングを行う。続いて、レジスト露光時に形成されたアライメントマークと、エッチング時に形成されたアライメントマークのずれ量を測定する。次の基板は、アライメントマークのずれ量に応じてレジストパターンの位置をずらす。これにより、アライメントのずれが低減され、コンタクトホールの形成位置のずれ量が補正される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２８９５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、マスクの開口径からエッチング条件を決定する方法では、レジスト膜の露光位置がずれていたときに、ゲート電極とコンタクトホールとの間の距離が短くなって、リーク電流が発生する可能性があった。
さらに、コンタクトホールの位置ずれ量から露光位置を修正する方法では、レジスト膜の開口部が設計値より大きかった場合には、リーク電流が発生し易くなった。また、レジスト膜の開口部が設計値より小さかった場合には、コンタクト抵抗が大きくなり過ぎることがあった。
【００１３】
ここで、リーク電流が発生したり、コンタクト抵抗が大きくなったりすると、層間絶縁膜の上からレジスト膜を剥離して、再度、レジスト膜の形成及びパターニングが行われる。このようなレジスト膜の形成及びパターニングのやり直しは、生産効率を低下させる原因になっていた。
【００１４】
この発明は、このような事情に鑑みてなされたものであり、リーク電流の発生やコンタ
クト不良の発生を低減し、レジスト膜やパターニングを再度行う再生率を低減させることを目的とする。
【課題を解決するための手段】
【００１５】
実施形態の一観点によれば、基板の上方に導電性部材を形成する工程と、前記導電性部材を覆う絶縁膜を形成する工程と、前記絶縁膜の上方にマスクを形成する工程と、前記マスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、決定された前記エッチング条件を用いて、前記ホールを形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
また、実施形態の別の観点によれば、絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、を含むことを特徴とする半導体装置の製造装置が提供される。
【発明の効果】
【００１７】
マスクの開口部の大きさ及び位置ずれ量に基づいてホールを形成するためのエッチング条件を決定するので、従来に比べてリーク電流やコンタクト不良が発生する確率を大幅に低減でき、再生率を低下させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の製造装置の概略構成を示すブロック図である。
【図２Ａ】図２Ａは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その１）
【図２Ｂ】図２Ｂは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その２）
【図２Ｃ】図２Ｃは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その３）
【図２Ｄ】図２Ｄは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その４）
【図２Ｅ】図２Ｅは、本発明の実施の形態に係る半導体装置の製造工程を説明する断面図である。（その５）
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法において、コンタクトホールを形成するためのエッチング条件を決定する方法の原理を説明する図であり、（ａ）は、開口部を形成したレジスト膜を上から見た平面図、（ｂ）はコンタクトホールを形成した後で第１の層間絶縁膜を上から見た平面図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明する図であって、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【図５Ａ】図５Ａは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【図５Ｂ】図５Ｂは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【図５Ｃ】図５Ｃは、従来の半導体装置の製造方法において、（ａ）は開口部２７を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。
【発明を実施するための最良の形態】
【００１９】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００２０】
本発明の実施の形態について以下に図面を参照して詳細に説明する。
まず、図１を参照して、半導体装置の製造装置について説明する。
半導体装置の製造装置５１は、中央制御装置であるホストコンピュータ５２と、ホストコンピュータ５２に接続されたエッチング装置５３と、外観検査装置５４とを含んで構成されている。ホストコンピュータ５２は、制御装置６１や、記憶装置６２、通信制御装置６３、入出力装置６４などがバス接続された構成を有する。ここで、半導体装置の製造装置５１は、ホストコンピュータ５２に半導体装置を製造するためのその他の製造装置や検査装置を接続しても良い。また、ホストコンピュータ５２の制御装置６１は、その他の機能を付加しても良い。
【００２１】
制御装置６１は、ＣＰＵ（Central Processing Unit）や、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを備え、エッチング装置５３や外観検査装置５４の制御を行う装置制御部７１と、エッチング装置５３のエッチング条件を決定する半径差算出部７２及び条件設定部７３とに機能分割される。
【００２２】
エッチング装置５３は、例えば、減圧可能なチャンバ内に、高周波電源に接続されたカソード電極とアノード電極とを有し、チャンバ内にエッチングガスを導入可能に構成されたＲＩＥ（反応性イオンエッチング）装置である。このエッチング装置５３は、通信制御装置を有し、ホストコンピュータ５２との間にデータの送受信が可能になっている。
【００２３】
外観検査装置５４は、ウェハ１の外観を検査する構成を有し、例えばウェハ１の表面画像を取得する光学系や、照明装置、基板を移動可能に支持するステージなどを有する。この外観検査装置５４は、通信制御装置を有し、ホストコンピュータ５２との間にデータの
送受信が可能になっている。
【００２４】
次に、半導体装置の製造装置５１を用いた半導体装置の製造方法について以下に説明する。
最初に、図２Ａに示す断面構造を得るまでの工程について説明する。
図２Ａに示すように、ウェハ（半導体基板）１のチップ領域２の表面に、トランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。この実施の形態では素子分離絶縁膜１１として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化膜等の絶縁膜を埋め込むことにより形成される。素子分離絶縁膜１１は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００２５】
次いで、ウェハ１のメモリセル領域におけるトランジスタ活性領域に不純物をイオン注入してウェル１２を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。
さらに、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜である。また、ゲート絶縁膜１３は、誘電率の高い材料から形成しても良い。
【００２６】
続いて、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば５０ｎｍとする。さらに、シリコン膜をパターニングして、ゲート電極１４（導電性部材）を形成する。ゲート電極１４は、金属材料から形成しても良い。
【００２７】
ゲート電極１４は、例えばメモリ領域ではウェル１２上に間隔をおいて互いに平行に二つ形成され、その各々がワード線の一部を構成する。さらに、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側のウェハ１の表層に不純物を導入してソース／ドレインエクステンション１５を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。
【００２８】
この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残して絶縁性サイドウォール１６を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。
【００２９】
続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしてウェハ１の表層に不純物を再びイオン注入し、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１７（高濃度不純物拡散領域）を形成する。
さらに、ゲート電極１４を含むウェハ１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケルの高融点金属が好ましいが、比較的に融点が低い金属であっても良い。さらに、この金属膜を加熱してシリコンと反応させることにより、ゲート電極１４の上面と、ソース／ドレイン領域１７におけるウェハ１上にそれぞれにコバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１８Ａ、１８Ｂを形成する。この熱処理によって、各ソース／ドレイン領域１７が活性化されて低抵抗化する。
【００３０】
その後に、素子分離絶縁膜１１上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、ソース／ドレイン領域１７等によって構成されるＭＯＳトランジスタＴ１，Ｔ２が形成さ
れる。
【００３１】
続いて、図２Ｂに示す断面構造を得るまでの工程について説明する。
ゲート電極１４を含むウェハ１の上側全面に、ＳｉＮ膜２１を形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、ＳｉＮ膜２１の上に第１層間絶縁膜２２としてシリコン酸化膜を例えば５００ｎｍ形成する。これにより、ゲート電極１４が第１層間絶縁膜２２に覆われる。
さらに、第１層間絶縁膜２２の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ１の表面から第１層間絶縁膜２２の表面までの膜厚を所定値に調整する。
【００３２】
続いて、第１層間絶縁膜２２の上に、第１酸化膜２３と、下層樹脂膜２４とを順番に形成する。下層樹脂膜２４としては、例えば、クレゾールノボラック型の樹脂や、ポリヒドロキシスチレン（ＰＨＳ）樹脂などの有機樹脂が用いられる。
さらに、下層樹脂膜２４の上に、第２酸化膜２５を形成する。第２酸化膜２５は、下層樹脂膜２４をエッチングする際にマスクにして用いるもので、例えば、例えばＳＯＧ（Spin On Glass）膜が用いられる。
【００３３】
次に、第２酸化膜２５の上に、反射防止膜２６が形成される。反射防止膜２６は、例えば、塗布法を用いて形成された有機系膜や、スパッタ法によって形成されたSi３N４膜が用いられる。続いて、反射防止膜２６の上に、レジスト膜２７を例えばスピンコート法により塗布する。この後、レジスト膜２７に対して、露光および現像を行ってコンタクトホールのパターンに相当する開口部２７Ａを形成する。
【００３４】
続いて、エッチングの第１のステップとして、レジスト膜２７をマスクにして、エッチング装置５３を用いて反射防止膜２６と第２酸化膜２５とを選択的にエッチングする。エッチング条件は、後に詳細に説明する方法を用いて決定する。
【００３５】
エッチング条件の一例としては、例えば、エッチング装置５３のチャンバ内の圧力を１３Ｐａ、４０ＭＨｚの高周波電力を５００Ｗ印加し、１３ＭＨｚの高周波電力は、例えば５００Ｗ印加する。エッチングガスは、ＣＨＦ３ガス及びＣＦ４ガスを用いる。ＣＨＦ３ガスの流量は、例えば２００ｓｃｃｍとする。ＣＦ４ガスの流量は、例えば２００ｓｃｃｍとする。これにより、図２Ｃに示すように、反射防止膜２６及び第２酸化膜２５に、コンタクトホールのパターンに相当する開口部２５Ａ及び開口部２６Ａが形成される。
【００３６】
続いて、エッチングの第２のステップとして、エッチング装置５３を用いて、反射防止膜２６及び第２酸化膜２５をマスクにして下層樹脂膜２４を選択的にエッチングする。エッチング装置５３のチャンバ内の圧力は、例えば２．６Ｐａとする。高周波電力は、例えば４０ＭＨｚで１０００Ｗとする。エッチングガスとしては、Ｏ２ガスを用いる。Ｏ２ガスの流量は、例えば５００ｓｃｃｍとする。
【００３７】
さらに、エッチングの第３のステップとして、エッチング装置５３を用いて、第１酸化膜２３、第１層間絶縁膜２２及びＳｉＮ膜２１を選択的にエッチングする。エッチング装置５３のチャンバ内の圧力は、例えば４Ｐａ、４０ＭＨｚの高周波電力は、例えば５００Ｗとする。１３ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ６ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ６ガスの流量は、例えば２０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。Ａｒガスの流量は、例えば１０００ｓｃｃｍとする。
【００３８】
これにより、図２Ｄに示すように、第１層間絶縁膜２２を貫通するコンタクトホール３
１が形成される。コンタクトホール３１は、ソース／ドレイン領域１７の高融点金属シリサイド層１８Ｂに到達する深さまで形成する。
【００３９】
次に、図２Ｅの断面構造を得るまでの工程について説明する。
最初に、コンタクトホール３１の内面に、厚さが１０ｎｍのチタン（Ｔｉ）膜と、厚さが１０ｎｍの窒化チタン膜とを順番にスパッタ法等により形成して、２層の積層構造を有する密着膜（不図示）を形成する。さらに、密着膜上にタングステン（Ｗ）膜をＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜２２上で、例えば２００ｎｍとし、Ｗ膜でコンタクトホール３１の空隙を埋める。第１層間絶縁膜２２の上面上に成長した余分なＷ膜及び密着膜はＣＭＰ法で除去する。これにより、コンタクトホール３１内に、導電性プラグ３２が形成される。
【００４０】
続いて、第１層間絶縁膜２２及び導電性プラグ３２の上の全面に第２層間絶縁膜４１を形成する。第２層間絶縁膜４１は、例えば、ＳｉＯＣ膜が用いられる。ＳｉＯＣ膜は、有機系シランを原料ガスとして用いたプラズマＣＶＤ法にて、例えば２００ｎｍの膜に形成される。
【００４１】
次に、第２層間絶縁膜４１の上に不図示のレジストマスクを形成し、ドライエッチングにより配線溝４２を形成する。この配線溝４２の内面に、図示を省略するバリア層として、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ又はこれらの組み合わせから選択した積層膜をＰＶＤ法により形成する。さらに、図示を省略するシード層をＰＶＤ法により形成してから、めっき法を用いて配線溝４２に、Ｃｕなどの導電性材料を埋め込む。その後、第２層間絶縁膜４１の上面から余分な導電性材料をＣＭＰ法で除去する。これにより、配線溝４２内にダマシン構造の配線４３が形成される。この配線４３は、導電性プラグ３２を介してソース／ドレイン領域１７に電気的に接続される。以降は、同様のプロセスを繰り返し、多層配線構造を有する半導体装置を製造する。
【００４２】
ここで、この実施の形態は、図２Ｄに示すコンタクトホール３１を形成するときのエッチング条件を、レジスト膜２７の開口部２７Ａの大きさと設計上の位置からのずれ量の両方を考慮して決定することを特徴としている。以下に、この実施の形態における半導体装置の製造方法に含まれるコンタクトホールの形成方法の詳細について説明する。
【００４３】
最初に、エッチング条件の決定方法の原理について図３を参照して説明する。図３（ａ）は、開口部を形成したレジスト膜を上から見た平面図であり、図３（ｂ）はコンタクトホールを形成した後で第１の層間絶縁膜を上から見た平面図である。
【００４４】
まず、導電性プラグ３２とゲート電極１４との間にリーク電流が発生しないためには、コンタクトホール３１とゲート電極１４との間に所定の距離を設ける必要がある。従って、コンタクトホール３１を形成する領域には、コンタクトホール３１が形成可能な範囲Ｆａが存在する。コンタクトホール３１の中心が設計上の中心位置にあるときに、リーク電流が発生しないコンタクトホール３１の外縁までの限界距離をＳとした場合、リーク電流が発生しない条件は、
Ｓ＞Ｒ＋ΔＸ （１）
となる。
【００４５】
ここで、Ｒはコンタクトホール３１の半径を示し、ΔＸは、レジスト膜２７の開口部２７Ａの中心の位置ずれ量である。位置ずれ量ΔＸは、例えば、コンタクトホール３１の中心位置が設計上の中心位置から位置ずれした量に等しい。したがって、数式（１）は、コンタクトホール３１の半径Ｒに位置ずれ量ΔＸを加算した値が、リーク電流の発生を防止できる範囲の限界を示す限界距離Ｓより小さければ、リーク電流の発生を防止できること
を示している。
【００４６】
さらに、エッチング前のレジスト膜２７の開口部２７Ａの半径ｒと、エッチング後のコンタクトホール３１の半径Ｒとの半径差をＥＳとすると、ＥＳ＝ｒ−Ｒになるので、これを式（１）に代入すると、
ＥＳ＞ｒ＋ΔＸ−Ｓ （２）
となる。従って、半径差ＥＳが、レジスト膜２７の開口部２７Ａの半径ｒと位置ずれ量ΔＸの和から、限界距離Ｓを引いた値より大きければ、リーク電流の発生を防止できる。
【００４７】
また、導電性プラグ３２とソース／ドレイン領域１７との間にコンタクト不良を発生させないためには、コンタクトホール３１の半径が所定値以上である必要がある。導電性プラグ３２がコンタクト不良を起こさないために必要とされるコンタクトホール３１の半径の最小値をＲｘとすると、
Ｒ＞Ｒｘ （３）
と表すことができる。ＥＳ＝ｒ−Ｒを式（３）に代入すると、
ＥＳ＜ｒ−Ｒｘ （４）
となる。
【００４８】
したがって、式（２）及び式（４）から、
ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘ （５）
となる。限界距離Ｓと、半径Ｒｘは、予め実験により求めることができる。レジスト膜２７の開口部２７Ａの半径ｒと、開口部２７Ａの中心位置の位置ずれ量ΔＸが求められれば、エッチング前後の半径差ＥＳの許容範囲が求められる。さらに、半径差ＥＳの許容範囲に収まるように、エッチング条件を決定すれば、コンタクトホール３１の半径がコントロールされてリーク電流の発生が防止されると共に、コンタクト不良も防止される。
【００４９】
ここで、例えば、レジスト膜２７の開口部２７Ａの半径ｒが設計通りに形成され、かつ位置ずれ量ΔＸもゼロであった場合は、式（５）の条件は、初期設定のエッチング条件で満たすことができる。したがって、エッチングは初期条件で行われる。その結果、図１Ｄに示すように、コンタクトホール３１は、リーク電流が発生しない位置に、かつ導電性プラグ３２がコンタクト不良を生じない大きさに形成される。
【００５０】
これに対して、レジスト膜２７の開口部２７Ａの大きさや形成位置がずれた場合について、図４Ａから図４Ｄを参照して説明する。ここで、図４Ａ及び図４Ｂは、レジスト膜２７Ａの開口部２７の半径ｒは設計通りであったが、開口部２７Ａの中心位置がずれた場合を示している。図４Ｃ及び図４Ｄは、レジスト膜２７Ａの開口部２７の半径ｒが設計値からずれ、さらに開口部２７Ａの中心位置もずれた場合を示している。また、各図において、（ａ）は開口部を形成したレジスト膜を上から見た平面図であり、（ｂ）はコンタクトホールを形成した層間絶縁膜を上から見た平面図である。（ｃ）はコンタクトホールを形成したときの断面構造を示す図である。
【００５１】
図４Ａ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒは設計通りであったが、開口部２７Ａが左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ１は、リーク電流が発生しない程度、即ち式（１）を満たす程度のずれ量であった。この場合は、半径差ＥＳはゼロにできるので、条件設定部７３は、初期設定のエッチング条件を設定する。図４Ａ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａと同程度の大きさになる。図４Ａ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、第１層間絶縁膜２２には、リーク電流の発生を防止するのに十分な膜厚が残されている。
【００５２】
図４Ｂ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒは設計通りであったが、開口部２７Ａが左側のゲート電極１４Ａに大きく近づいている。このときに算出される位置ずれ量ΔＸ２は、リーク電流が発生する程度、即ち式（１）を満たさないずれ量であった。この場合は、式（５）のｒ＋ΔＸ−Ｓが大きくなるので、半径差ＥＳも大きい値になる。ここで、ＥＳ＝ｒ−Ｒであることから、半径差ＥＳが大きくなるということは、コンタクトホール３１に許容される半径Ｒが小さくなることである。従って、条件設定部７３は、設計上の半径Ｒより小さい半径Ｒ２でコンタクトホール３１を形成するようなエッチング条件が選択される。
【００５３】
その結果、図４Ｂ（ｂ）に示すように、コンタクトホール３１の半径Ｒ２は、開口部２７Ａの半径ｒより小さくなる。図４Ｂ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ２が小さくなることで、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。この半径Ｒ２は、式（５）を満たす値なので、Ｒ２＞Ｒｘを当然に満たす。したがって、このように径を小さくしたコンタクトホール３１であっても、コンタクト不良が生じることはない。
【００５４】
図３Ａ及び図３Ｂでは、レジスト膜２７の開口部２７Ａの半径ｒが同じなので、開口部２７Ａの位置ずれ量ΔＸの有無がそれぞれのケースの違いになる。開口部２７Ａの半径ｒが同程度であれば、位置ずれ量ΔＸが大きいほど、コンタクトホール３１の半径Ｒが小さくなるようなエッチング条件が選択される。
【００５５】
また、図４Ｃ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒ３が設計より大きく、かつ左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ３は、式（１）を満たさないずれ量であり、このままエッチングを行うとリーク電流が発生してしまう。この場合は、式（５）のｒ＋ΔＸ−Ｓが大きくなるので、半径差ＥＳも大きい値になる。ここで、ＥＳ＝ｒ−Ｒであることから、半径差ＥＳが大きくなるということは、コンタクトホール３１に許容される半径Ｒが小さくなることである。従って、条件設定部７３は、設計上の半径Ｒより小さい半径Ｒ３でコンタクトホール３１を形成するようなエッチング条件が選択される。
【００５６】
その結果、図４Ｃ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａより小さくなる。図４Ｃ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ３が小さくなることで、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。この半径Ｒ３は、式（５）を満たす値なので、Ｒ３＞Ｒｘをも当然に満たす。したがって、このように径を小さくしたコンタクトホール３１であっても、コンタクト不良が生じることはない。
【００５７】
さらに、図４Ｄ（ａ）では、レジスト膜２７の開口部２７Ａの半径ｒ４が設計より小さく、かつ左側のゲート電極１４Ａに近づいている。このときに算出される位置ずれ量ΔＸ４は、式（１）を満たし、このままエッチングすればリーク電流が発生しない。さらに、この半径ｒ４と同程度の半径Ｒ４でコンタクトホール３１を形成すれば、Ｒ４＞Ｒｘを満たすことができる。
【００５８】
この場合は、初期条件でコンタクトホール３１をエッチングしたときの半径Ｒ４であっても式（５）を満たすことができる。従って、条件設定部７３は、初期のエッチング条件を選択する。その結果、図４Ｄ（ｂ）に示すように、コンタクトホール３１は、開口部２７Ａと同程度になる。図４Ｄ（ｃ）に示すように、コンタクトホール３１は、左側のゲート電極１４Ａの近くに形成されてはいるが、半径Ｒ４が小さいので、第１層間絶縁膜２２がリーク電流の発生を防止するのに十分な厚さが残される。
【００５９】
図４Ｄにおいて、位置ずれ量ΔＸ４は小さいが、開口部２７Ａの半径ｒ４が小さすぎると、そのままのサイズでコンタクトホール３１を形成するとコンタクト抵抗が大きくなり過ぎることがある。この場合には、式（５）のｒ−Ｒｘが小さくなるので、半径差ＥＳも小さくなる。従って、コンタクトホール３１の半径Ｒが大きくなるようなエッチング条件が選択される。
【００６０】
ここで、コンタクトホール３１の半径Ｒは、エッチングガスの流量比で制御することができるので、半径差ＥＳの大きさに応じてエッチングガスの流量比を変えることで、リーク電流の防止と、コンタクト不良の防止を両立させることが可能になる。
【００６１】
次に、前記した原理を利用したエッチング条件の決定方法について説明する。
最初に、図２Ｂに示すように、ウェハ１の上方のレジスト膜２７に開口部２７Ａを形成したら、図１に示す外観検査装置５４に基板を搬入し、リソグラフィ後の開口部２７Ａの半径ｒと、位置ずれ量ΔＸを測定する。
【００６２】
ここで、位置ずれ量ΔＸの測定方法の一例を説明する。まず、半径差算出部７２は、リソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの画像から、画像処理によってリソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの中心位置を算出する。さらに、半径差算出部７２は、ゲート電極１４を形成するときにウェハ１の上方に形成された位置ずれ検出マークの中心位置を算出する。さらに、これら２つの中心位置の差（ずれ）を算出すると、位置ずれ量ΔＸが得られる。この場合には、ゲート電極１４からの相対的な位置ずれに基づいてコンタクトホール３１の形成位置を調整できるので、リーク電流の発生を防止し易くなる。
【００６３】
また、半径差算出部７２は、リソグラフィ時にウェハ１の上方に形成された位置ずれ検出マークの中心位置と、設計データから取得する設計上の中心位置との差から位置ずれ量ΔＸを算出しても良い。
【００６４】
ここで、位置ずれ量ΔＸは、位置ずれ検出マークのゲート電極１４の配列方向のずれ量として算出することが好ましい。また、位置ずれ検出マークは、通常、ウェハ１上の所定箇所に複数形成されているので、それぞれの場所における位置ずれ検出マークのずれ量を算出し、各場所における位置ずれ検出マークのずれ量の平均値を位置ずれ量ΔＸにしても良い。さらに、位置ずれ検出マークの中心位置は、外観検査装置５４が計算しても良い。この場合、半径差算出部７２は、外観検査装置５４から取得した中心位置を用いて位置ずれ量ΔＸを算出する。
【００６５】
続いて、ホストコンピュータ５２の半径差算出部７２は、リソグラフィ後のレジスト膜２７の開口部２７Ａの半径ｒ及び位置ずれ量ΔＸと、予め登録されているコンタクトホール３１の限界距離Ｓ及び半径の最小値Ｒｘとを用い、式（５）を使って半径差ＥＳを決定する。
【００６６】
式（５）を満たす半径差ＥＳとして複数の値が選択可能であった場合、半径差算出部７２は、例えば、式（５）を満たす半径差ＥＳの中間値、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を算出し、この中間値をエッチングのパラメータとして採用する。中間値を採用することで、リーク電流の防止とコンタクト抵抗の低減をより確実に実現することが可能になる。また、半径差ＥＳの中間値以外、例えば、半径差ＥＳの下限値や上限値をエッチングのパラメータとして採用しても良い。
【００６７】
次に、条件設定部７３が半径差ＥＳからエッチング条件を決定し、装置制御部７１が決定したエッチング条件でエッチングを行うようにエッチング装置５３に通信制御装置６３
を介して指令する。
【００６８】
ここで、条件設定部７３は、半径差ＥＳでエッチング条件データを検索することでエッチング条件を決定する。エッチング条件データは、半径差ＥＳとエッチング条件の関係を実験的に調べた結果に基づいて作成され、ホストコンピュータ５２の記憶装置６２に記憶されている。エッチング条件データは、半径差ＥＳで流量比を検索可能な構成になっており、条件設定部７３が半径差ＥＳでエッチング条件データを検索すれば、エッチング条件を抽出できる。半径差ＥＳに応じて変化するエッチング条件としては、図１Ｃの開口部２５Ａ，２６Ａをエッチングにより形成する第１のステップにおけるＣＨＦ３ガスとＣＦ４ガスの流量比があげられる。
【００６９】
例えば、半径差ＥＳがマイナスの値であった場合、半径差ＥＳがゼロ、即ちレジスト膜２７の開口部２７Ａの半径ｒとコンタクトホール３１の半径Ｒが等しい場合に比べて、コンタクトホール３１の半径Ｒを大きくするエッチング条件、即ち半径差ＥＳがゼロのときよりＣＦ４ガスの流量比が大きくなるエッチング条件が選択される。
また、半径差ＥＳがプラスの値であった場合、半径差ＥＳがゼロの場合に比べて、コンタクトホール３１の半径Ｒを小さくするエッチング条件、即ち半径差ＥＳがゼロのときよりＣＨＦ３ガスの流量比が大きくなるエッチング条件が選択される。
【００７０】
ここで、半径差ＥＳに基づいてエッチングの第１のステップのエッチングガスの流量比を決定するのは、第１のステップにおいて、レジスト膜２７で最初に行われるエッチングをコントロールすることで、コンタクトホール３１の半径Ｒを制御することが可能だからである。しかしながら、第２のステップや第３のステップのエッチングガスの流量比を半径差ＥＳを用いて前記と同様にデータ検索により決定しても良い。
【００７１】
また、位置ずれ量ΔＸは、各ウェハ１について外観検査装置５４で測定し、ウェハ１ごとにエッチング条件を設定しても良いし、前のロットで測定したデータを使用しても良い。同じロットの中で少なくとも１回、位置ずれ量ΔＸを測定し、その結果を用いてエッチング条件を調整しても良い。
【００７２】
位置ずれ量ΔＸが大きすぎて、式（５）を満たすことができないウェハ１があった場合には、レジスト膜２７を剥離する。この後、新たにレジスト膜２７を塗布し、露光及び現像して開口部２７Ａを形成する。さらに、レジスト膜２７を用いて前記の処理を実施する。
【００７３】
また、品種が異なる半導体装置を複数製造する半導体装置の製造装置５１の場合、ホストコンピュータ５２の制御装置６１には、品種ごとに限界距離Ｓや、コンタクトホール３１に必要な最小の半径Ｒｘが予め登録される。エッチング条件を決定するときは、半径差検出部７２がウェハ１に付与された品種を特定する品種情報を取得し、品種情報に基づいて限界距離Ｓや半径Ｒｘを検索し、半径差ＥＳを決定する。さらに、条件設定部７３が品種毎に形成されているエッチング条件データを半径差ＥＳで検索してエッチング条件を決定する。
【００７４】
以上、説明したように、この実施の形態では、リソグラフィ後のレジスト膜２７の開口部２７Ａの大きさと位置ずれ量ΔＸを測定することで、エッチング後のコンタクトホール３１の大きさ及び形成位置が適切になるエッチング条件を決定するようにした。レジスト膜２７の開口部２７Ａの大きさと、位置ずれの両方を考慮してエッチング条件を決定するので、従来に比べてリーク電流やコンタクト不良が発生する確率を大幅に低減でき、再生率を低下させることができる。また、従来のようにエッチング後のずれ量を測定する場合では、計測用の基板が必要になるが、この実施の形態では、測定用の基板が不要になるの
で、生産性が向上する。
【００７５】
ここで、この実施の形態の半導体装置の製造装置は、エッチング装置５３に制御装置６１を設けた構成でも良いし、エッチング装置５３と外観検査装置５４から構成し、２つの装置のいずれか一方に制御装置６１を設けても良い。また、この実施の形態の半導体装置の製造装置は、ホストコンピュータ５２とエッチング装置５３から構成しても良い。
【００７６】
さらに、ホストコンピュータ５２の制御装置６１を、半径差算出部７２及び条件設定部７３として機能させる半導体装置の製造プログラムや、半導体装置の製造プログラムを記録した記憶媒体も本実施の形態に含まれる。
また、外観検査装置５４として、測長機能を有する光学顕微鏡を用い、測長したデータをホストコンピュータ５２に入力しても良い。
この実施の形態に係る半導体装置の製造方法を用いてスルーホールを形成しても良い。
【００７７】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【００７８】
以下に、前記の実施の形態の特徴を付記する。
（付記１） 基板の上方に導電性部材を形成する工程と、前記導電性部材を覆う絶縁膜を形成する工程と、前記絶縁膜の上方にマスクを形成する工程と、前記マスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、決定された前記エッチング条件を用いて、前記ホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールに必要な半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たすように、前記ホールのエッチング条件を決定することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記エッチング条件は、前記半径差と、前記ホールを形成するときに使用するエッチングガスの流量との関係を対応付けたデータを検索することで決定することを特徴とする請求項２に記載の半導体装置の製造方法。
（付記４） 前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を用いることを特徴とする付記２又は付記３の記載の半導体装置の製造方法。
（付記５） 前記エッチング条件は、前記マスクによってエッチングされる最初の膜をエッチングする条件であることを特徴とする付記１乃至付記４のいずれか一項に記載の半導体装置の製造方法。
（付記６） 前記位置ずれ量は、前記導電性部材を形成するときに前記基板の上方に形成された位置ずれ検出マークの中心位置と、前記マスクの前記開口部を形成するときに前記基板の上方に形成された位置ずれ検出マークの中心位置のずれから算出することを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置の製造方法。
（付記７） 絶縁膜の上方に形成したマスクの開口部の半径を取得する工程と、前記開口部の位置ずれ量を取得する工程と、前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホール
と他の導電性部材との間にリーク電流が発生しないために必要な限界距離と、から前記開口部と前記ホールの半径差を求める工程と、前記半径差から前記ホールを形成するエッチング条件を決定する工程と、をコンピュータに実行させる半導体装置の製造プログラム。（付記８） 絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、を含むことを特徴とする半導体装置の製造装置。
（付記９） 前記半径差算出部は、前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールの半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たす前記半径差を算出することを特徴とする付記８に記載の半導体装置の製造装置。
（付記１０） 前記半径差算出部は、前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を算出することを特徴とする付記９に記載の半導体装置の製造装置。
【符号の説明】
【００７９】
１ ウェハ（基板）
１４ ゲート電極（導電性部材）
２２ 絶縁膜
２７ レジスト膜（マスク）
２７Ａ 開口部
３１ コンタクトホール
５１ 半導体装置の製造装置
７１ 装置制御部
７２ 半径差算出部
７３ 条件設定部
ＥＳ 半径差
ｒ 開口部の半径
Ｒ コンタクトホールの半径
Ｒｘ 半径（ホールに必要な半径の最小値）
Ｓ 限界距離
ΔＸ 位置ずれ量
【特許請求の範囲】
【請求項１】
基板の上方に導電性部材を形成する工程と、
前記導電性部材を覆う絶縁膜を形成する工程と、
前記絶縁膜の上方にマスクを形成する工程と、
前記マスクの開口部の半径を取得する工程と、
前記開口部の位置ずれ量を取得する工程と、
前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、
前記半径差から前記ホールを形成するエッチング条件を決定する工程と、
決定された前記エッチング条件を用いて、前記ホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールに必要な半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、
ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘ
を満たすように、前記ホールのエッチング条件を決定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を用いることを特徴とする請求項２の記載の半導体装置の製造方法。
【請求項４】
絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、
前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、
前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、
を含むことを特徴とする半導体装置の製造装置。
【請求項１】
基板の上方に導電性部材を形成する工程と、
前記導電性部材を覆う絶縁膜を形成する工程と、
前記絶縁膜の上方にマスクを形成する工程と、
前記マスクの開口部の半径を取得する工程と、
前記開口部の位置ずれ量を取得する工程と、
前記開口部の前記半径及び前記位置ずれ量と、前記マスクを用いたエッチングによって前記絶縁膜に形成されるホールに必要な半径の最小値と、前記ホールと前記導電性部材との間にリーク電流が発生しないために必要な限界距離とから、前記開口部の半径と前記ホールに許容される半径との半径差を算出する工程と、
前記半径差から前記ホールを形成するエッチング条件を決定する工程と、
決定された前記エッチング条件を用いて、前記ホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部の半径をｒ、前記位置ずれ量をΔＸ、前記ホールに必要な半径の最小値をＲｘ、前記限界距離をＳ、前記開口部と前記ホールの半径差をＥＳとしたときに、
ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘ
を満たすように、前記ホールのエッチング条件を決定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半径差として、｛（ｒ＋ΔＸ−Ｓ）＋（ｒ−Ｒｘ）｝／２を演算した値を用いることを特徴とする請求項２の記載の半導体装置の製造方法。
【請求項４】
絶縁膜の上方に形成したマスクの開口部の半径と、前記開口部の位置ずれ量と、前記マスクを用いて前記絶縁膜をエッチングして形成するホールに必要な半径の最小値と、前記ホールと前記絶縁膜で覆われた導電性部材との間にリーク電流が発生しないために必要な限界距離とを用いて、前記開口部の半径と前記ホールに許容される半径との半径差を算出する半径差算出部と、
前記半径差から前記ホールを形成するときのエッチング条件を決定する条件設定部と、
前記エッチング条件を用いた前記ホールの形成を指令する装置制御部と、
を含むことを特徴とする半導体装置の製造装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【公開番号】特開２０１２−１５１３２９（Ｐ２０１２−１５１３２９Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−９６１９（Ｐ２０１１−９６１９）
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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