【課題】二重ダマシン構造を有する集積回路および余分な工程を削減し二重ダマシン構造を形成できる製造方法を提供する。
【解決手段】
二重ダマシン構造を製造する工程である。この工程は、スタックの上方に２個のマスクが形成される絶縁体層とストップ層を含むスタックを形成するものである。マスクのうちの１個は、絶縁体層のビアあるいはコンタクト開口を形成するのに用いられ、第ニのマスクは集積回路に相互接続のための凹部を形成するのに用いられる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）

【課題】開孔歩留まりの低下を抑制可能なコンタクトプラグを有する半導体記憶装置を提供する。
【解決手段】半導体基板１１の表面に形成された拡散層１６を有するトランジスタ１５、トランジスタ１５の上方に配置された強誘電体キャパシタ３０、強誘電体キャパシタ３０の上方に配置された配線部５０、拡散層１６と強誘電体キャパシタ３０と配線部５０とをそれぞれ接続するコンタクトプラグ２５、４１、４３、及び、強誘電体キャパシタ３０を保護する下部の水素バリア膜２１、上部の水素バリア膜３７を有して、拡散層１６と配線部５０とを接続するコンタクトプラグ４３は、上部の層間絶縁膜３９、及び、下部の半導体基板１１の表面に接して連続して形成された水素バリア膜２１、３７が開孔されて形成されている。 （もっと読む）

【課題】コンタクト不良の発生場所を特定することができる試験回路、半導体ウエハ装置、及び試験方法を提供すること。
【解決手段】直列に接続された複数のコンタクト抵抗Rを含むコンタクトチェーン５０と、隣り合うコンタクト抵抗Rの接続点Pに、ソース領域１７ａが電気的に接続されたトランジスタTRと、ドレイン領域１７ｂに一端が電気的に接続されたヒューズ２２とを有する試験回路による。 （もっと読む）

【課題】誘電体メモリの微細化が進むと、上部電極の電位を拡散層へ引き出す構造におけるアスペクト比が大きくなるため、上部電極のカバレッジが悪化し、誘電体を結晶化させる熱処理時に上部電極が断線してしまう。
【解決手段】半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜を覆うように形成された第１の絶縁膜と、第２の導電膜を覆うように形成された第２の絶縁膜と、第１の絶縁膜に形成され、第１の導電膜に達する第１の開口部と、第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、第３の導電膜、第１の絶縁膜、及び第２の絶縁膜上に形成された誘電体膜と、第２の絶縁膜及び誘電体膜の積層膜に形成され、第２の導電膜に達する第２の開口部と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備える。第２の絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも薄い。 （もっと読む）

【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。 （もっと読む）

半導体構造（３００）は、半導体基板（３０１）を有する。前記半導体基板（３０１）の上に電気絶縁材料の層（３０４）が形成されている。前記電気絶縁材料の層（３０４）に導電性の特徴（３１２）が形成されている。前記導電性の特徴（３１２）と前記電気絶縁材料の層（３０４）の間に第１の半導体材料の層（３２０）が形成されている。
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【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】電源配線を介して伝播する電源ノイズを有効に抑制することができる半導体装置を提供すること。
【解決手段】異なる複数の回路に共通のパッド電極を介して給電するように構成された半導体装置において、前記パッド電極は、デジタル回路に給電するための電源配線の一部をなす導電膜（２０１Ａ）と、前記導電膜から離間して形成され、アナログ回路に給電するための電源配線の一部をなす導電膜（２０１Ｂ）と、前記導電膜（２０１Ａ，２０１Ｂ）の上層に絶縁膜を介して形成され、前記導電膜（２０１Ａ，２０１Ｂ）の夫々と層間配線手段を介して電気的に接続された導電膜（２０４）とから構成される。 （もっと読む）

【課題】セル領域及び周辺回路領域のコンタクトプラグ形成工程の単純化及びコスト削減をする方法を提供する。
【解決手段】セル領域Ａ及び周辺回路領域Ｂが定義され、上記周辺回路領域Ｂに第１のコンタクトプラグ１１０が形成された半導体基板１００上に第１の絶縁膜１０８を形成する段階と、上記第１の絶縁膜をエッチングして上記セル領域Ａには接合領域１０４が露出され、上記周辺回路領域Ｂでは上記第１のコンタクトプラグが露出される第２のコンタクトホールを形成する段階と、上記第２のコンタクトホール内に第２のコンタクトプラグ１１６を形成する段階と、上記周辺回路領域Ｂの上記第２のコンタクトホール内に形成された上記第２のコンタクトプラグを除去する段階と、上記第２のコンタクトホール側壁にスペーサ１２０を形成する段階と、上記第２のコンタクトホール内に第３のコンタクトプラグ１２４を形成する段階を含む。 （もっと読む）

【課題】通常のウィンドウ開口と自己整合接点ウィンドウ開口を同時に開ける方法を提供すること。
【解決手段】フィールド酸化物領域と、そこから離間した活性領域とを有するシリコン製基板と、フィールド酸化物領域と、活性領域にそれぞれ関連して、第１と第２の自己整合接点ウィンドウ開口内にそれぞれ形成された第１と第２の自己整合接点と、フィールド酸化物領域の上で、かつ前記第１自己整合接点ウィンドウ開口の下に形成されたダミーのポリシリコンランディングパッドと、ダミーのポリシリコンランディングパッドの上に形成された動作用ポリシリコンランディングパッドとを有する。 （もっと読む）

【課題】液晶装置等の電気光学装置において、電蝕の発生を防止すると共に発熱を抑制する。
【解決手段】電気光学装置は、基板（１０）上に、複数の画素電極（９ａ）と、画素電極の下地として配置された絶縁膜（４３）と、絶縁膜に開孔されたコンタクトホール（８５）を介して画素電極に電気的に接続された第１導電膜（９３）とを備える。更に、画素電極より下層側且つ絶縁膜より上層側に、基板上で平面的に見て、コンタクトホールに重なるように島状に形成された第２導電膜（４１０）とを備える。 （もっと読む）

【課題】微細径で且つ高アスペクト比の貫通配線を有するマイクロデバイス用基板及びその製造方法並びにマイクロデバイス及びその製造方法を提供する。
【解決手段】基板本体３１と、この基板本体３１を厚さ方向に貫通する貫通孔３２と、この貫通孔３２内に埋め込まれ且つＩＶ族元素と該ＩＶ族元素との化合物を形成する金属との化合物を含む貫通配線３７とを具備することを特徴とするマイクロデバイス用基板にある。 （もっと読む）

【課題】基板電位コンタクトを工程数の増加を抑えつつ容易に形成可能な半導体装置およびその製造方法を提供する。
【解決手段】支持基板１、ＢＯＸ（Buried Oxide）層２およびＳＯＩ（Silicon-On-Insulator）層３がこの順に積層して成るＳＯＩ基板に形成される半導体装置において、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１に接続する基板電位コンタクト１２を設ける。基板電位コンタクト１２のためのホールは次の手順で形成される。まずＳＯＩ層３を貫通するホールを形成し、一旦それに酸化膜３５を埋め込む。そしてウェットエッチングによりホール内の酸化膜３５およびその下のＢＯＸ層２を除去し、当該ホールを支持基板１にまで到達させる。 （もっと読む）

【課題】上層と下層を接続するコンタクトをリソグラフィの解像限界よりも小さい中心間ピッチで形成する集積回路製造方法を提供する。
【解決手段】どちらも標準的な解像度で製造されている上層１の構造物１１および下層２の構造物２５を、リソグラフィの解像限界（サブリソグラフィック）よりも短い間隔で互いに離間された隣接する２つのコンタクト３１、３２で接続する。サブリソグラフィックのコンタクト３を形成するために、第１の開口部（ホール）６１の格子型の規則正しいパターンを有する第１のマスク６をダブルパターニング技術を用いて製造する。第１のマスクに加えて、標準的な解像度を有する第２のマスク（図示していない）で第１の開口部６１のうちのいくつかを選択してコンタクト３１、３２を含むコンタクトを製造する。 （もっと読む）

【課題】製造コストの増大を抑えながら、コンタクト抵抗のばらつきを低減できる半導体装置の製造方法を提供する。
【解決手段】第１の絶縁膜上に第１の導電層を形成する工程と、第１の導電層を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜上にレジストマスクを形成する工程と、前記レジストマスクを用いた第１のドライエッチングにより、第２の絶縁膜に、第１の導電層に達するホールを形成する工程と、前記レジストマスクを除去する工程と、前記ホールの底に露出した第１の導電層を第２のドライエッチングにより除去して、このホールが第１の絶縁膜に達し且つこのホール内の側面に第１の導電層を露出させる工程と、前記ホール内に導電材を埋め込んで、このホール内の側面に露出した第１の導電層と接触する導電プラグを形成する工程と、第２の絶縁膜上に、前記導電プラグに接続する第２の導電層を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】ＳＡＣプロセスによるコンタクト形成において、ゲート電極とコンタクトとのショートを生じにくくし、歩留まりの向上を図ること。
【解決手段】シリコン基板１に直交する面内において、ゲート電極３，４，５のうちゲートマスク６，７に近い第２電極部（窒化タングステン）４及び第３電極部（タングステン）５をゲートマスク６，７よりも幅小となるようにし、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させた。 （もっと読む）

【課題】極めて簡易に動作領域に負荷される応力を制御して、その移動度、さらには特性を制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の上方であって、その動作領域を被覆するようにして、前記動作領域に対して引張応力を作用させるための引張応力層を形成し、さらに、前記半導体基板の上方であって、前記引張応力層の上方または下方に前記動作領域を被覆するようにして、前記動作領域に対して圧縮応力を作用させるための圧縮応力層を形成する。次いで、前記圧縮応力層及び前記引張応力層の少なくとも一方に隣接するようにして金属層を形成するとともに、加熱処理を施して、前記金属層中の金属元素を前記圧縮応力層及び前記引張応力層の少なくとも一方内に拡散させて、前記層内に独立して内在する金属領域を形成する。 （もっと読む）