【課題】半導体チップの基板を貫通するプラグにおいて、微細になるとプラグに接続する電極との接続抵抗が大きくなる、またリーク電流が大きくなる、あるいは絶縁破壊やストレスマイグレーションが生じる、という問題があった。これらの問題の生じにくい貫通プラグの製造方法を提供する。
【解決手段】半導体基板１００の表面に設けられた電極パッド４００と、基板裏面に設けられた接続電極３８０とを電気的に接続する貫通プラグ３５０の端部が、電極パッドおよび接続電極に部分的に食い込んだ構造とする。および、半導体基板から貫通プラグを絶縁する絶縁分離部２１０が、半導体基板表面側の絶縁膜２０５に部分的に食い込んだ構造とする。 （もっと読む）

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。 （もっと読む）

【課題】ウェハー上面側から基板までの電流経路を低抵抗にできる半導体装置およびその製造方法を提供する。
【解決手段】第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３と、１０５とを含み、第一導電型高濃度半導体基板１０１に接続するトレンチ１１０が低濃度不純物エピタキシャル層１０３、１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３、１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続する、第一導電型高濃度半導体基板１０１と同一導電型の第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１とを含む、半導体装置を提供する。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】 個々の半導体デバイス・コンポーネントの統合の強化、製造性の向上をもたらす、半導体構造体及びそれらの半導体構造体を製造する方法を提供する。
【解決手段】 半導体構造体及び半導体構造体を製造するための方法が、半導体基板の活性領域上に配置及び形成された電界効果デバイスと、半導体基板内の活性領域から横方向に分離された分離領域上に少なくとも部分的に同時に配置及び形成された、ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つとを提供する。電界効果デバイスは、高誘電率の誘電体材料を含むゲート誘電体と、金属材料を含むゲート電極とを含む。ヒューズ構造体、アンチヒューズ構造体及び抵抗器構造体の少なくとも１つは、ゲート誘電体と同じ材料を含むパッド誘電体と、随意的に、同様にゲート電極と同じ金属材料を含むことができるヒューズ、アンチヒューズ又は抵抗器とを含む。 （もっと読む）

ＩＣデバイス９０とその製造方法を開示する。まずウェハ１０を用意する。ウェハの第１ブランク面１２には、ダイレベル相互接続構成及びマッピングを与えるよう特別に設計された高アスペクト比のマイクロ構造体１６が設けられる。このマイクロ構造体が事前に形成されたウェハは、デバイス製造のために、例えば、ウェハ製造設備において更に処理される。前面１２のデバイスが製造されると、その第１面とは逆のデバイスウェハ１０の第２面１４からシリコン材料２０が除去されて、マイクロ構造体１６を露出させる。ウェハの第２面には、導電性金属を使用してコンタクトが形成される。これらのコンタクトは、マイクロ構造体の内部に電気的に接続され、機能デバイス２６に電気的に接続される。ダイ９０は分離ゾーン８８に沿って分離されて、各ダイはＩＣデバイスを形成する。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】コンタクトおよび配線形成時の合わせマージンがゼロであり、集積度を大幅に向上し、パターンレイアウトの自由度の拡大を可能とする薄膜半導体素子及びその製造方法を提供する。
【解決手段】透明絶縁性基板１０上に形成され、第１導電型の不純物を含むソース領域及びドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極１８、前記ソース領域又はドレイン領域の表面に形成された高融点金属と半導体との化合物からなる層、前記島状半導体層及びゲート電極を覆う層間絶縁膜２９、及び前記ソース領域又はドレイン領域に接続された局所配線２８を具備し、前記局所配線２８は、前記ソース領域又はドレイン領域の表面に形成された前記化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする。 （もっと読む）

【課題】端部の勾配が急峻であり、所望の膜厚を確保することができ、マスクパターンとの形状の差が抑えられる導電膜を、エッチングを用いて作製する。
【解決手段】膜厚１μｍ以上１０μｍ以下のアルミニウムまたはアルミニウム合金を含む導電膜を、ウェットエッチングを用いて所定の膜厚となるまでエッチングした後、残りをドライエッチングでエッチングすることで、サイドエッチングを抑え、なおかつマスクの膜厚が減少するのを抑える。サイドエッチングを抑え、なおかつマスクの膜厚が減少するのを抑えることで、膜厚１μｍ以上１０μｍ以下といった厚膜のアルミニウムまたはアルミニウム合金を含む導電膜であっても、端部の勾配が急峻であり、所望の膜厚を確保することができ、マスクパターンとの形状の差が抑えられるようにエッチングすることが可能となる。 （もっと読む）

【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】従来の半導体素子の製造方法では、半導体基板２の厚み方向のエッチングがエッチング工程とデポジション工程とを交互に繰り返して進行させられるために、規則的なくぼみが貫通孔１の側壁面に横方向の筋として発生してしまう。その結果、ＣＶＤ法などにより貫通孔１の側壁面に堆積される前述の絶縁膜の、膜厚の均一性や側壁面に対する密着性が、凹凸構造３ａのために悪くなってしまう。そして、その絶縁膜上に形成されるシード層の膜厚の均一性も悪くなってしまうために、続いて貫通孔１にめっき法により導電性物質を充填させることで形成される貫通電極の信頼性が低くなる現象が見られる。
【解決手段】半導体基板２と、半導体基板２に配置された回路素子と、半導体基板２に形成された、筋状の凹凸構造３をその側壁面に有する貫通孔１と、を備え、筋状の凹凸構造３の筋の方向は、半導体基板２の厚み方向である、半導体素子。 （もっと読む）

【課題】 優れたコンタクト特性及び優れた素子特性を持った薄膜半導体装置及びその製造方法を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて不純物を含むソース領域ドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成されたコンタクト孔内にそれぞれ埋め込まれた不純物を含む多結晶半導体層、及び前記多結晶半導体層に接続する高融点金属層を含む配線層を具備し、前記多結晶半導体層と配線層の高融点金属層との間には、高融点金属と半導体との化合物からなる薄層が形成されていることを特徴とする。 （もっと読む）

【課題】互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体メモリ素子は、ゲートパターン２１０間の半導体基板２００上に形成されたコンタクトプラグ２１４ａ、２１４ｂ，コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド２２０，３２０、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ２２８，３２８、第１のパッドコンタクトプラグ２２８とそれぞれ連結される第１のビットラインＢＬ１、及び第２のパッドコンタクトプラグ３２８とそれぞれ連結される第２のビットラインＢＬ２を含む。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。
【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。 （もっと読む）

ダイ積層を形成するための方法が提供される。本方法は第一のダイに、複数のスルーウェーハビア（１０５）および第一の複数のアラインメントフィーチャ（１０４）を形成するステップを含む。第二の複数のアラインメントフィーチャ（１１６）は、第二のダイに形成され、第一のダイは第二のダイ上に積層され、第一の複数のアラインメントフィーチャは、第二の複数のアラインメントフィーチャと係合する。ダイ積層を製造する方法もまた提供され、その方法は、第一のダイ上に複数のスルーウェーハビアを形成するステップ、第一のダイ上に複数の凹部（１０４）を形成するステップ、ならびに第二のダイ上に複数の凸部（１１６）を形成するステップを含む。ダイ積層およびシステムも提供される。
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【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】ゲート電極形成時に発生する微小パーティクルに起因するゲート電極とコンタクトのショートを防止する。
【解決手段】半導体基板上に配置されたゲート電極膜に対してエッチングすることにより複数のゲート電極が形成される。第一の窒化膜が形成される。第一の窒化膜をエッチバックすることにより複数のゲート電極の間の領域の半導体基板が露出する。熱酸化により、ゲート電極の間の領域に形成されたゲート電極の一部が熱酸化膜に置換される。ゲート電極の間の領域にコンタクトが形成される。微小パーティクルによりエッチング時にゲート電極膜の端部に残りが発生しても、その残りを増速酸化膜に転化することができ、ショートを防止することができる。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）