【課題】本発明は、半導体素子及びその製造方法を開示する。
【解決手段】本発明は、コア/周辺回路領域でトランジスタの接合領域とメタルラインを、ビットラインを利用して連結せずメタルプラグを利用して連結することにより、コア/周辺回路領域に形成されるビットライン等もセル領域と同様に均一な形態のパターンを有することができるようにする。これを介し、本発明ではコア/周辺回路領域におけるビットラインパターニングの不良を防止し、ビットライン形成時にSPT(Spacer Pattern Technology)を適用することができる。 （もっと読む）

【課題】動作の安定した積層半導体装置を提供する。
【解決手段】単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部とを有する第１半導体装置と、貫通結合部に接する外部接続部を有する第２半導体装置と、を備え、第２半導体装置は、貫通結合部を介して第１半導体装置のボディ領域の電位を制御する。 （もっと読む）

【課題】後工程における、キャパシタの下部電極と接続されるべき第２コンタクトプラグの形成の際の洗浄液による第１コンタクトパッドの損傷を防止できる、半導体装置の配線構造物及びその形成方法を提供する。
【解決手段】配線構造物は、第１コンタクトパッド１２６、第１コンタクトプラグ１５０、スペーサー１４０、及び層間絶縁膜パターン１２０、１３０を含む。第１コンタクトパッド１２６は、基板１００の第１コンタクト領域１１６ａと電気的に接続される。第１コンタクトプラグ１５０は、第１コンタクトパッド１２６上に具備され、第１コンタクトパッド１２６と電気的に接続される。スペーサー１４０は、第１コンタクトプラグ１５０の側壁と第１コンタクトパッド１２６の側壁の上部とに同時に面接する。層間絶縁膜パターン１２０，１３０は、コンタクトパッド１２６とスペーサー１４０を収容する開口を有する。 （もっと読む）

【課題】パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、ポリシリコン膜２１上にＳｉＯ_２ 膜２２をパターンニングし、ＳｉＯ_２ 膜２２を覆うようにポリシリコン膜２３を堆積した後、ＳｉＯ_２ 膜２２の側壁部分にポリシリコン電極２３ａを形成する。次いで、ＳｉＯ_２ 膜２２を除去した後、堆積したＳｉＯ_２ 膜２４をエッチバックして電極２３ａの側壁部にＳｉＯ_２ からなるサイドウォール２４ａを形成する。次いで、サイドウォール２４ａの間にポリシリコンを埋め込むことによってポリシリコン電極２３ｂを形成し、サイドウォール２４ａを除去して、ポリシリコン膜２１およびポリシリコン電極２３ａ，２３ｂをエッチバックすることでポリシリコン膜２１をパターンニングする。 （もっと読む）

【課題】貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することによって、ウエハＷ３のたわみを防いで、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間の接着剤５１の未充填箇所の生成を防ぐ。 （もっと読む）

【課題】素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供する。
【解決手段】半導体基板１Ｓの主裏面間を貫通する貫通電極８と、その貫通電極８を分離する貫通分離部１０とが同一位置に設けられており、半導体基板１Ｓに、貫通分離部形成用の絶縁トレンチ部を形成した後、活性領域に半導体素子（ＭＩＳ・ＦＥＴ（Ｑ））を形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成する。 （もっと読む）

【課題】ＴＳＶを有するＳＯＩ基板を積層する場合に余分な圧力を加えることなく、少ない圧力で確実にバンプ間を接合する。
【解決手段】絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、表面または裏面と実質的に同一な平面に端面を有する、貫通孔に形成された貫通結合部と、を有する半導体装置を複数備え、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを接合することにより、一の半導体装置と他の半導体装置とを積層して形成した積層半導体装置を提供する。 （もっと読む）

【課題】高温の酸化性雰囲気中でのＳＯＤ膜の改質を促進する。ライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止する。
【解決手段】凹部と、凹部の内壁側面上に順に形成した、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、凹部内に充填された絶縁領域と、を有し、第１のライナー膜は第２のライナー膜よりも耐酸化性が優れるものとした半導体装置。 （もっと読む）

【課題】隣接する配線間及び配線と隣接するコンタクトプラグとの間に発生するリーク電流の低減、及びこれらの間の耐圧を向上させることができる半導体装置を提供する。
【解決手段】半導体基板１１上には層間絶縁膜１２が形成され、層間絶縁膜１２内にはコンタクトプラグ１３が埋め込まれている。層間絶縁膜１２上には層間絶縁膜１４が形成されている。コンタクトプラグ１３上の層間絶縁膜１４に形成された溝内には、銅を含む配線層１５が形成されている。配線層１５間の層間絶縁膜１４内には、絶縁膜１６が形成されている。コンタクトプラグ１３は上面の一部に窪みを有し、絶縁膜１６は層間絶縁膜１４の上面からコンタクトプラグ１３が有する窪みまで形成されている。 （もっと読む）

【課題】液晶装置等の電気光学装置において、画素スイッチング用ＴＦＴの光リーク電流の発生を低減し表示画像の高品質化を図る。
【解決手段】基板上に、走査線１１、走査線に交差するデータ線６、画素電極、第１及び第２の方向のうち一方の方向に沿ったチャネル長を有するチャネル領域３０ａ３、第２の方向に沿ったソース長を有するソース領域３０ａ１、第１の方向に沿ったドレイン長を有するドレイン領域３０ａ５、チャネル領域及びソース領域間に形成された第１の接合領域３０ａ２、並びにチャネル領域及びドレイン間に形成された第２の接合領域３０ａ４を有し、ドレイン領域で折れ曲がっている半導体層３０ａ、チャネル領域に対向する本体部３０ｂ１、折れ曲がった部分に沿って少なくとも第２の接合領域を包囲する包囲部３０ｂ２を有するゲート電極３０ｂと、包囲部から立ち上がり又は立ち下がっており、第２の接合領域を囲む側壁部３１とを備える。 （もっと読む）

【課題】分離領域の微細化およびチップサイズの小型化または高集積化を実現する分離構造の提供。
【解決手段】分離領域１３をｐ型半導体基板１のｎ−型半導体層２の境界付近に設けた不純物拡散領域からなる第１分離領域１３１と、第１分離領域１３１上の第２分離領域１３２から構成とする。第２分離領域１３２は、トレンチ１３２ａとトレンチ１３２ａに埋め込まれた充填材１３２ｂを有し、構造充填材１３２ｂを絶縁膜とすることで、素子領域が形成されるｎ−型半導体層表面の分離領域（第２分離領域１３２）の占有面積を縮小できる。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】エッチング工程で生成される反応生成物による配線信頼性の低下を防ぐ半導体装置の製造方法を提供する。
【解決手段】電極の側壁にスペーサを有する半導体装置の製造方法であって、電極を覆う絶縁膜を形成する工程と、電極の側壁にスペーサを形成するために絶縁膜にドライエッチングを行う工程と、水素単体ガスまたは窒素を含むガスによるプラズマ放電により、ドライエッチングにより生じた反応生成物を除去する工程と、反応生成物を除去した後、少なくとも絶縁膜にオーバーエッチングを行う工程とを有するものである。 （もっと読む）

【課題】導電性電極の連結信頼性を高めることができる集積回路構造、スタック構造及びこれらの製造方法を提供する。
【解決手段】第１面１０６上の少なくとも一つの導電性パッド１２０と、少なくとも一つの導電性パッド及び集積回路基板１０５を貫通する貫通ホールとを持つ集積回路基板である。少なくとも一つの導電性電極１５０は、貫通ホール内に前記導電性パッドを貫通して前記導電性パッド上に延び、その内部に該第２面１０７から露出されたボイド１６０ａを備える。 （もっと読む）

【課題】半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確保することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】ｎ型半導体基板１０５には、隣接するｐ型不純物拡散領域１０９間に、一方の主面側から他方の主面側に貫通する貫通孔１０５ｃが形成されている。貫通孔１０５ｃは、ｐ型不純物拡散領域１０９それぞれに対応して設けられている。貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上には、熱酸化膜１１３が形成されている。貫通孔１０５ｃ内には、熱酸化膜１１３の内側に導電性部材としての貫通配線１１５が設けられている。貫通配線１１５の一端側の部分は、電極配線１１７の一端側の部分に電気的に接続されている。電極配線１１７は、熱酸化膜１０７上に形成されており、その他端側の部分がｐ型不純物拡散領域１０９に電気的に接続されている。 （もっと読む）

【課題】 シリコン貫通ビア構造およびシリコン貫通ビアを製作する方法を提供する。
【解決手段】 この方法は、（ａ）シリコン基板（１００）内にトレンチ（１４０）を形成するステップであって、トレンチ（１４０）が基板（１００）の上面（１０５）に対して開いているステップと、（ｂ）トレンチ（１４０）の側壁上に二酸化シリコン層（１４５）を形成するステップであって、二酸化シリコン層がトレンチ（１４０）を充填しないステップと、（ｃ）トレンチ内の残りの空間をポリシリコン（１６０）で充填するステップと、（ｄ）（ｃ）の後に、基板（１００）内にＣＭＯＳデバイス（２００）の少なくとも一部分を製作するステップと、（ｅ）トレンチ（１４０）からポリシリコン（１６０）を除去するステップであって、誘電体層（１４５）がトレンチの側壁上に残存するステップと、（ｆ）トレンチ（１４０）を導電性コア（２５５）で再充填するステップと、（ｇ）（ｆ）の後に、基板（１００）の上面（１０５）の上に１つまたは複数の配線層（２６０）を形成するステップであって、基板（１００）に隠されている１つまたは複数の配線レベルのうちの１つの配線レベル（２５５）の１つの電線（２６０）が導電性コア（２５５）の上面に接触するステップとを含む。 （もっと読む）

【課題】 ウェハ貫通ビアおよびこれを作成する方法を提供する。
【解決手段】 ウェハ貫通ビア構造である。この構造は、上面（１０５）および反対側の底面（３２０）を有する半導体基板（１００）と、少なくとも１つの導電性ウェハ貫通ビア（１３０）および少なくとも１つの非導電性ウェハ貫通ビア（１２５）を含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板（１００）の上面（１０５）から基板（１００）の底面（３２０）への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイとを含む。また、このウェハ貫通ビア構造を製作するための方法である。 （もっと読む）

【課題】半導体基板同士の接合工程の歩留まりを向上させることが可能な接合方法を提供することにある。
【解決手段】各半導体基板１，２それぞれに対して、半導体基板１，２において接合相手の半導体基板２，１に対向させる面側に絶縁層１２，２２を形成する絶縁層形成工程と、絶縁層１２，２２の表面をＣＭＰにより平坦化する第１の平坦化工程と、絶縁層１２，２２に貫通孔１２ｃ，２２ｃを形成する貫通孔形成工程と、貫通孔１２ｃ，２２ｃの内側に貫通配線１５，２５を形成する貫通配線形成工程と、貫通配線形成工程の後に絶縁層１２，２２の表面側をＣＭＰにより平坦化する第２の平坦化工程を行った後に、絶縁層１２，２２の表面上に接合用パッド１４，２４を形成する接合用パッド形成工程を行い、その後、接合用パッド１４，２４同士を常温接合する接合工程を行う。 （もっと読む）

【課題】ビットコンタクトと容量コンタクトとの接触を防止する。
【解決手段】拡散層領域１２１，１２２を有するトランジスタ１１１と、層間絶縁膜１５１に埋め込まれ、それぞれ拡散層領域１２１，１２２に接続されたセルコンタクト１３１，１４１と、層間絶縁膜１５２に埋め込まれ、セルコンタクト１３１に接続されたビットコンタクト１３２と、層間絶縁膜１５３に埋め込まれ、ビットコンタクトと接続されたビット線１３０と、層間絶縁膜１５２，１５３に埋め込まれ、セルコンタクト１４１と接続された容量コンタクト１４２とを備える。ビット線１３０の側面１３０ａは、ビット線１３０の延在方向に沿ったビットコンタクト１３２の側面１３２ａと一致している。これにより、ビットコンタクトと容量コンタクトが直接短絡することがなくなるため、容量コンタクトの形成マージンが拡大する。 （もっと読む）

【課題】ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上する。
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。 （もっと読む）