【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第１コンタクト構造体181および第２コンタクト構造体182、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線220を具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグおよび第２プラグ200を含み、前記第２コンタクト構造体は前記第２プラグを含む。 （もっと読む）

【課題】 少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供する。
【解決手段】 基板の表面又は基板上に形成した第１の膜の表面に、複数の凹部を形成する第１の工程と、凹部の内部に選択的に第２の膜を形成する第２の工程と、少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、第１の領域内の第２の膜の表面とその近傍との間に段差を形成する第３の工程とを備える。段差が形成された位置をアライメントマークとして利用する。 （もっと読む）

【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】 シリコンゲルマニウム犠牲層を使用して半導体素子の微細パターンを形成する方法、及びそれを用いた自己整列コンタクトを形成する方法を提供する。
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム（Ｓｉ_１−ＸＧｅ_Ｘ）犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第１層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。 （もっと読む）

【課題】 バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】 ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）

半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

【課題】 誘電率が低く、熱安定性を有する誘電材料を提供する。
【解決手段】 プラズマ化学気相成長（ＰＥＣＶＤ）プロセスを利用して、平行板化学気相成長プロセスにおいて、Ｓｉ、Ｃ、Ｏ、およびＨ原子を含む熱的に安定した超低誘電率膜を製造するための方法を開示する。更に、この方法によって作成された熱的に安定した超低誘電率材料の絶縁層を含む電子デバイスを開示する。熱的に安定した超低誘電率膜の製造を可能とするため、例えばジエトキシメチルシラン（ＤＥＭＳ）のようなシラン誘導体、および、例えばビシクロヘプタジエンおよび酸化シクロペンテンのような有機分子等、特定の前駆物質材料を用いる。 （もっと読む）

半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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【課題】 複数の高さのデバイスを含む集積回路構造体であって、このようなデバイスに形成されたコンタクトの高さを減少させるために保護層の高さを減少させた、改善された構造体を提供すること。
【解決手段】 単一の基板上に配置された複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び複数の垂直バイポーラ・トランジスタを含む集積回路構造体のための方法及び構造体が開示される。垂直バイポーラ・トランジスタは、ＣＭＯＳトランジスタより高さのあるデバイスである。この構造体においては、保護層が、基板の上に、及び、垂直バイポーラ・トランジスタとＣＭＯＳトランジスタとの間に配置される。配線層は保護層の上にある。垂直バイポーラ・トランジスタは、配線層と直接接触しており、ＣＭＯＳトランジスタは保護層を通って延びるコンタクトによって配線層に接続されている。 （もっと読む）

半導体構成部品に導電性ビアを形成するための方法が開示される。この方法は、第１の表面及び反対側の第２の表面を有する基板１１２を設けるステップを含む。この基板に、第１の表面と反対側の第２の表面の間に延びる少なくとも１つの穴１１８が形成される。基板のこの少なくとも１つの穴を画定している側壁にシード層１２８が形成され、導電層１３０でコーティングされ、この少なくとも１つの穴の内部の残りの空間に、導電性材料又は非導電性充てん材料１３６が導入される。基板を貫通した導電性ビアを、ブラインド・ホールを使用して形成する方法も開示される。本発明の導電性ビアを含む基板を有する半導体構成部品及び電子システムも開示される。
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半導体基板は、共通の誘電層を有する垂直相互接続部および垂直キャパシタの両方を備えている。基板は、アセンブリを形成するために更なるデバイスと適切に組み合わせることができる。基板は、一方の面を第１のステップを含むエッチング処理で形成した後、基板の他方の面を第２のステップを含む処理で形成することができる。
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ＦｉｎＦＥＴタイプの半導体デバイスは、フィン構造（２１０）を含んでいる。この上には、比較的薄いアモルファスシリコン層（４２０）を形成し、それから非ドープポリシリコン層（４２５）を形成する。この半導体デバイスは、アモルファスシリコン層（４２０）がフィン構造の損傷を防ぐ停止層として働く化学機械研磨（ＣＭＰ）を使用してプレーナ化することができる。
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【課題】 銅を配線材として用いても、微細な配線構造の形成が可能で、製造の工程数が少なく、低コスト化が可能な配線構造を提供する。
【解決手段】 半導体素子が形成された基板上に絶縁膜１０３が多層形成され、絶縁膜１０３に形成された配線溝およびビアホールに金属配線剤が充填されて、配線および接続プラグが形成された配線構造において、絶縁膜１０３のうち少なくとも一層が対電子線感光性を有する材料から形成されており、絶縁膜１０３の層間にはバリア絶縁膜１０４を有し、前記金属配線剤は銅を含むものである。 （もっと読む）

【課題】 銅を配線材として用いても、微細な配線構造の形成が可能で、製造の工程数が少なく、低コスト化が可能な配線構造の製造方法を提供する。
【解決手段】 配線構造の製造方法が、半導体素子２０１の上にＷプラグ２０３（下層配線）が形成された基板上に、対電子線感光性を有する材料を含む第二層間絶縁膜２０４（絶縁膜）を形成する工程と、第二層間絶縁膜２０４に電子線を照射して、第二層間絶縁膜２０４を露光する工程と、第二層間絶縁膜２０４を現像して未露光部を除去し、配線溝および／またはビアホールおよび／またはコンタクトホールを形成する工程とを有する。 （もっと読む）

本発明においては、前面（１４）と背面（１６）とを備える半導体基板（１２）であって、基板を（１２）通って前面（１４）と背面（１６）との間を延びる孔（１８、２０、２２）を備える半導体基板（１２）を用意する。孔（１８、２０、２２）は、部分的に、内壁部分によって規定され、外側導電性シースを形成する。導電性材料（５４）を、内壁部分の少なくとも一部に隣接して形成する。その後に誘電体材料層（５６）を、孔内部に、導電性材料上であってそのラジアル方向内側に形成する。次に第２の導電性材料（６０）を、孔内部に、誘電体材料層（５６）上であってそのラジアル方向内側に形成する。後者の導電性材料は、内側導電性コアキシャル線要素を構成する。 （もっと読む）