化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するＦＩＮＦＥＴ
ＦｉｎＦＥＴタイプの半導体デバイスは、フィン構造（２１０）を含んでいる。この上には、比較的薄いアモルファスシリコン層（４２０）を形成し、それから非ドープポリシリコン層（４２５）を形成する。この半導体デバイスは、アモルファスシリコン層（４２０）がフィン構造の損傷を防ぐ停止層として働く化学機械研磨（ＣＭＰ）を使用してプレーナ化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴが従来のＭＯＳＥＴのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からの遮断性が高くなる。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の趣旨に沿った実施形態は、ポリシリコンの化学機械研磨（ＣＭＰ）プレーナ化を向上させるのに使用される、ゲート領域上のデュアルポリシリコン層を有するダブルゲートＭＯＳＦＥＴを提供する。
【０００７】
本発明の趣旨に沿った実施形態の１つは、半導体デバイスを製造する方法を提供する。
この方法は、絶縁体上にフィン構造を形成するステップと、フィン構造の少なくとも一部および絶縁体の一部上にゲート構造を形成するステップとを含んでいる。このゲート構造は第１層およびこの第１層上に形成される第２層を含む。
この方法は、ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより、ゲート構造をプレーナ化するステップをさらに含んでいる。ゲート構造の第１層のプレーナ化の速度は、ゲート構造の第２層のプレーナ化の速度よりも遅くてもよい。このプレーナ化は、フィン上の領域において第１層が露出するまで継続される。
【０００８】
本発明の趣旨に沿った他の実施形態は、半導体デバイスに関する。このデバイスは、絶縁体上に形成されるフィン構造を含んでいる。このフィン構造は、第１端部と第２端部を含む。
フィン構造の少なくとも一部は、半導体デバイス中のチャネルとして働く。このフィン構造の少なくとも一部の上に、アモルファスシリコン層を形成する。このアモルファスシリコン層の少なくとも一部の周辺に、ポリシリコン層を形成する。
アモルファスシリコン層は、フィン構造上の領域中のポリシリコン層にまで突出する。ソース領域は、フィン構造の第１端部に接続される。ドレイン領域は、フィン構造の第２端部に接続される。
【０００９】
以下、同じ参照番号が付与されている要素が同様の要素を表す添付図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実施形態を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
この出願において使用されるＦｉｎＦＥＴという言葉は、導通チャネルが垂直なＳｉ”フィン”中に形成されるタイプのＭＯＳＦＥＴを指す。ＦｉｎＦＥＴは一般的に周知である。
【００１２】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上に形成されるシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０は、従来の方法により基板１１０上に形成することができる。
【００１３】
典型的な実施形態においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲にある厚みを有し得る。
シリコン層１３０は、単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１４】
代替的な本発明の趣旨に沿った実施形態では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１５】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実施形態においては、絶縁層１４０は約１５０Åから約７００Åの範囲にある厚みに成長させることができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１６】
その後、半導体デバイス１００をエッチングするとともに、フォトレジストマスク１５０を除去してもよい。典型的な実施形態の１つにおいては、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜１２０の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
他の実施形態においては、シリコン層１３０をパターン化し、エッチングすることによって、フィンと同時にソースおよびドレイン領域を形成してもよい。
【００１７】
図２Ａは、このような方法で形成された半導体デバイス１００上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン構造２１０の端部に隣接するように形成することができる。
【００１８】
図２Ｂは、フィン構造２１０の構成を示す図２ＡのＡ−Ａ’線に沿った断面図である。上述したように、絶縁性のキャップ１４０を有するシリコンフィン１３０を含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングしてもよい。
【００１９】
図３は、本発明の典型的な実施形態によるフィン構造２１０上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層を、シリコンフィン１３０の露出した側面上に形成することができる。例えば、図３に示すように、薄い酸化膜３１０をフィン１３０上に熱処理により成長させてもよい。
酸化膜３１０は、約５０Åから１００Åまでの厚みに成長させることができ、フィン１３０の露出した側面上に形成することができる。
【００２０】
ゲート材料層は、酸化膜３１０の形成後、半導体デバイス１００上にたい積することができる。図４に示すように、ゲート材料層は、非ドープポリシリコン４２５の層が後続するアモルファスシリコンの薄膜層４２０を含んでいる。
層４２０および層４２５は、従来の化学蒸着法（ＣＶＤ）または他の周知技術を使用してたい積することができる。アモルファスシリコン層４２０は、約３００Åの厚みにたい積することができる。
より詳しくは、アモルファスシリコン層４２０は、約２００Åから６００Åの間の厚みにたい積することができる。ポリシリコン層４２５は、約２００Åから１０００Åの間の厚みにたい積することができる。この厚みは、フィンまたはスタック高さにより変化する。
【００２１】
層４２０および層４２５（特に層４２５）は、次にプレーナ化される。
本発明の一実施例として、アモルファスシリコン層４２０およびポリシリコン層４２５の研磨速度が異なることを利用したプレーナ化プロセスにより、ゲート材料層４２０および層４２５をプレーナ化してもよい。
より具体的には、アモルファスシリコン層４２０の研磨レートとポリシリコン層４２５の間の研磨速度の差を使用することによって、アモルファス層４２０の制御された量をフィン２１０上に維持することができる。
【００２２】
ＣＭＰは、半導体表面をプレーナ化するのに使用され得る、周知のプレーナ化技術の１つである。
ＣＭＰ処理において、ウェーハは、回転プラテン（rotating platen）上に置かれる。キャリアによって適所に保持されたウェーハは、プラテンの同じ向きに回転する。プラテンの表面には、研磨スラリーがある研磨パッドが存在する。このスラリーは、キャリア溶液中に微粒子シリカのコロイド溶液を含んでいてもよい。スラリーの化学成分およびｐＨは、ＣＭＰプロセスの性能に影響する。
本発明の典型的な実施形態の一例においては、特定のスラリーは、ポリシリコンと比較して、アモルファスシリコンについての研磨速度が遅いレートを有するように選択される。ＣＭＰについてのスラリーは当業者間で周知であり、一般に利用可能である。
微粒子シリカのような研磨材を使用する酸化ＣＭＰで使用される市販のスラリーの多くは、化学修飾（chemically modified）することによりアモルファスシリコンおよびポリシリコンを異なる速度で研磨することができる。スラリーのｐＨは、７ないし１２に変化し得る。除去速度は、アモルファスシリコンについては50Å／秒から2000Å／秒、ポリシリコンについては500Å／秒から6000Å／秒の範囲で変化させることができる。
【００２３】
図５は、最初のプレーナ化が完了した後の、ゲート材料層４２０および４２５のプレーナ化を示す断面図である。図５に示すように、ポリシリコン層４２５がまずプレーナ化されるので、フィン２１０上のポリシリコン層４２５の突き出しが減少する。
図６は、さらなるＣＭＰプロセスの後の、半導体デバイス１００を示す図である。この時点において、アモルファスシリコン層４２０の上面は、フィン２１０上の領域において露出し得る。
ＣＭＰプロセスの、アモルファスシリコンについての研磨速度がポリシリコンに対するそれと比べて遅い速度を有するので、アモルファスシリコン層４２０は自動停止層の役割を果たし、フィン２１０上の保護材として残る。
アモルファスシリコン層４２０のほんの一部もＣＭＰの間に除去され得ることが理解されるべきである。
このように、ゲート層４２０および４２５をプレーナ化する場合、アモルファスシリコン層４２０は保護停止層としてフィン２１０に使用することができる。
間隔ｌ１として図６に示される、フィン２１０上に伸びるアモルファスシリコン層４２０の最終的な厚みは、例えば約３００Åであり得る。
【００２４】
図７は、ゲート材料層４２０および４２５からパターン化したゲート構造７１０を示す、半導体デバイス１００の概略的な上面図である。
ＣＭＰプロセスが完了した後、ゲート構造７１０をパターン化し、エッチングしてもよい。ゲート構造７１０は、フィン２１０のチャネル領域を横切って広がる。
ゲート構造７１０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造７１０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００２５】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ（図示しない）をソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００２６】
＜他の実施形態＞
上述したＣＭＰプレーナ化プロセスは、半導体デバイス１００の均一な表面を形成すべく、ゲート材料層をプレーナ化する。
いくつかの実施形態においては、プレーナ化プロセスをさらに改善するために、より均一な層を生成すべく、フィン２１０の隣にダミーフィン構造を追加して置くことができる。
【００２７】
図８は、ダミーフィンの断面図である。図８は、実際のフィン８１０の隣にダミーフィン８０１および８０２が形成されている点を除き、概して図４に示す断面図と同様である。
ダミーのフィン８０１および８０２は、ＦｉｎＦＥＴの最終的な動作において役割を果たさない。
しかしながら、フィン８１０の隣にフィン８０１および８０２を置くことによって、最初のたい積においてより均一に分布したゲート材料層８２０を形成することができる。すなわち、ダミーフィン８０１および８０２は、フィン８１０に隣接した領域において、層８２０中の低い場所をこれらのダミーフィンが存在しない場合よりも高くする。
このように、図８に示す実施形態においては、層８２０は、ダミーフィン８０１および８０２がない場合よりも均一な状態から始まる。これにより、プレーナ化の後の均一性はより高くなる。
【００２８】
図９は、半導体デバイス上の多くの配線（例えばフィン）を概念的に示す図である。配線９０１は、ＦｉｎＦＥＴ中で実際に使用されるフィンを示している。配線９０２は、配線９０１の端部のダミーフィンを示す。ダミーフィン９０２は、ＣＭＰプロセスにより引き起こされた浸食作用（erosion effect）を補償するのに役立つ。これにより、より均一にプレーナ化された表面を潜在的に生成する。
【００２９】
図１０は、ダミー構造の代替的な実施形態を概念的に示す図である。配線１００１は配線９０１と同様、最終的な半導体デバイス中で実際に使用される構造を示している。
しかしながら、ダミー配線９０１は、ダミー構造１００２に置き換えられる。ダミー構造１００２はダミー配線９０２よりも多くの領域を含み、プレーナ化の間にさらなる均一性を提供することができる。
特に、配線１００１のパターンをカプセル化することによって、ダミー構造１００２は、配線１００１が不均一に研磨されないように保護し、防ぐことができる。
長さｌ２のようなダミー構造１００２の寸法は、半導体デバイス上で使用されている全体的なパターン密度による。
【００３０】
図１１ないし図１４を参照して以下に記述するように、ＣＭＰプレーナ化プロセスを含んださらなる実施形態において、メタルゲート集積化層についてＣＭＰが引き起こす不利益な結果を減少することができる。
【００３１】
半導体ロジックの鉛直方向のスタック層を形成する場合、半導体デバイス中に層間絶縁膜（ＩＬＤ）層を使用してもよい。図１１に示されるように、ＩＬＤ層１１０１は、後にＩＬＤ層１１０１上に形成される第２半導体ロジック層から第１半導体ロジック層１１０２を分離するのに使用することができる。図１１には詳述していないが、層１１０２は、例えば１つ以上のロジック機能を実行する多数の相互接続されたＦｉｎＦＥＴを含む。
【００３２】
ビア１１０３は、レジスト１１０４の適用によってＩＬＤ層１１０１中にパターン化することができる。ビア１１０３は、複数の層が互いに通信可能なように、導電材料で充てんすることができる（図１２ないし図１４に示される）。
【００３３】
図１２に示すように、ビア１１０３は、ＩＬＤ１１０１の周辺の領域に注入することができる。
インプラント材料１２０５は、後にたい積される金属活性体として機能するシリコン（Si）またはパラディウム（Pd）を含み得る。金属の無電解メッキの活性体として機能する他の材料を使用してもよい。
【００３４】
図１３および図１４に示すように、レジスト１１０４を除去し、その後金属１４０６を選択的にたい積することができる。
金属１４０６は、選択的な無電解めっきによりたい積することができ、コバルト（Co）、ニッケル（Ni）またはタングステン（W）のような金属またはこれらの合金を含み得る。
この金属１４０６は、注入材料１２０５（すなわち、ビア１１０３の活性化された表面）で処理された領域にのみたい積される。このようにして、ビア１１０３は、導電材料で充てんされる。このプロセスは、ＣＭＰが引き起こす凹みまたは他の不利益な影響を防ぐことができる。
【００３５】
プレーナ化を改善すべく、複数のゲート層を使用して生成されたＦｉｎＦＥＴを説明した。この複数のゲート層は、ＣＭＰプロセス中に、自動的にプレーナ化を停止させる層の役割を果たす薄いアモルファスシリコン層を含んでいる。
【００３６】
以上の説明において、本発明についてより理解し易いように、特定の材料、構造、薬品、プロセス等のような様々なものを特定して詳述した。しかしながら、本発明は特別に記載された詳細によらずに実行することができる。
その他、既知の処理および材料は、本発明の趣旨を不必要に不明瞭にしないため、詳細には記載されていない。
【００３７】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類の化学気相成長（ＣＶＤ）プロセスのようなメタライゼーション技術を使用することができる。
【００３８】
本発明は、半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有する半導体デバイスの製造に適用可能である。これにより回路速度が上がり、信頼性が高くなる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３９】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００４０】
【図１】一般的な半導体デバイスの断面図。
【図２Ａ】図１の半導体デバイス上に形成されるフィン構造の上面図。
【図２Ｂ】図２ＡのＡ−Ａ’断面図。
【図３】図２Ｂ中のフィン上に形成されるゲート絶縁層の断面図。
【図４】図３のフィン上にたい積されるゲート材料を示す断面図。
【図５】第１プレーナ化後の、図４のゲート材料層を示す断面図。
【図６】さらなるプレーナ化後の、図５のゲート材料層を示す断面図。
【図７】図６に示すゲート材料からパターン化したゲート構造を示すＦｉｎＦＥＴの上面図。
【図８】ダミーフィンを示す断面図。
【図９】ダミー構造を含む、半導体デバイス上の配線の配列を概念的に示す図。
【図１０】代替的な半導体デバイス上のダミー構造を概念的に示す図。
【図１１】ビアの形成を示す断面図。
【図１２】ビアの形成を示す断面図。
【図１３】ビアの形成を示す断面図。
【図１４】ビアの形成を示す断面図。
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴが従来のＭＯＳＥＴのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からの遮断性が高くなる。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の趣旨に沿った実施形態は、ポリシリコンの化学機械研磨（ＣＭＰ）プレーナ化を向上させるのに使用される、ゲート領域上のデュアルポリシリコン層を有するダブルゲートＭＯＳＦＥＴを提供する。
【０００７】
本発明の趣旨に沿った実施形態の１つは、半導体デバイスを製造する方法を提供する。
この方法は、絶縁体上にフィン構造を形成するステップと、フィン構造の少なくとも一部および絶縁体の一部上にゲート構造を形成するステップとを含んでいる。このゲート構造は第１層およびこの第１層上に形成される第２層を含む。
この方法は、ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより、ゲート構造をプレーナ化するステップをさらに含んでいる。ゲート構造の第１層のプレーナ化の速度は、ゲート構造の第２層のプレーナ化の速度よりも遅くてもよい。このプレーナ化は、フィン上の領域において第１層が露出するまで継続される。
【０００８】
本発明の趣旨に沿った他の実施形態は、半導体デバイスに関する。このデバイスは、絶縁体上に形成されるフィン構造を含んでいる。このフィン構造は、第１端部と第２端部を含む。
フィン構造の少なくとも一部は、半導体デバイス中のチャネルとして働く。このフィン構造の少なくとも一部の上に、アモルファスシリコン層を形成する。このアモルファスシリコン層の少なくとも一部の周辺に、ポリシリコン層を形成する。
アモルファスシリコン層は、フィン構造上の領域中のポリシリコン層にまで突出する。ソース領域は、フィン構造の第１端部に接続される。ドレイン領域は、フィン構造の第２端部に接続される。
【０００９】
以下、同じ参照番号が付与されている要素が同様の要素を表す添付図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実施形態を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
この出願において使用されるＦｉｎＦＥＴという言葉は、導通チャネルが垂直なＳｉ”フィン”中に形成されるタイプのＭＯＳＦＥＴを指す。ＦｉｎＦＥＴは一般的に周知である。
【００１２】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上に形成されるシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０は、従来の方法により基板１１０上に形成することができる。
【００１３】
典型的な実施形態においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲にある厚みを有し得る。
シリコン層１３０は、単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１４】
代替的な本発明の趣旨に沿った実施形態では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１５】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実施形態においては、絶縁層１４０は約１５０Åから約７００Åの範囲にある厚みに成長させることができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１６】
その後、半導体デバイス１００をエッチングするとともに、フォトレジストマスク１５０を除去してもよい。典型的な実施形態の１つにおいては、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜１２０の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
他の実施形態においては、シリコン層１３０をパターン化し、エッチングすることによって、フィンと同時にソースおよびドレイン領域を形成してもよい。
【００１７】
図２Ａは、このような方法で形成された半導体デバイス１００上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン構造２１０の端部に隣接するように形成することができる。
【００１８】
図２Ｂは、フィン構造２１０の構成を示す図２ＡのＡ−Ａ’線に沿った断面図である。上述したように、絶縁性のキャップ１４０を有するシリコンフィン１３０を含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングしてもよい。
【００１９】
図３は、本発明の典型的な実施形態によるフィン構造２１０上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層を、シリコンフィン１３０の露出した側面上に形成することができる。例えば、図３に示すように、薄い酸化膜３１０をフィン１３０上に熱処理により成長させてもよい。
酸化膜３１０は、約５０Åから１００Åまでの厚みに成長させることができ、フィン１３０の露出した側面上に形成することができる。
【００２０】
ゲート材料層は、酸化膜３１０の形成後、半導体デバイス１００上にたい積することができる。図４に示すように、ゲート材料層は、非ドープポリシリコン４２５の層が後続するアモルファスシリコンの薄膜層４２０を含んでいる。
層４２０および層４２５は、従来の化学蒸着法（ＣＶＤ）または他の周知技術を使用してたい積することができる。アモルファスシリコン層４２０は、約３００Åの厚みにたい積することができる。
より詳しくは、アモルファスシリコン層４２０は、約２００Åから６００Åの間の厚みにたい積することができる。ポリシリコン層４２５は、約２００Åから１０００Åの間の厚みにたい積することができる。この厚みは、フィンまたはスタック高さにより変化する。
【００２１】
層４２０および層４２５（特に層４２５）は、次にプレーナ化される。
本発明の一実施例として、アモルファスシリコン層４２０およびポリシリコン層４２５の研磨速度が異なることを利用したプレーナ化プロセスにより、ゲート材料層４２０および層４２５をプレーナ化してもよい。
より具体的には、アモルファスシリコン層４２０の研磨レートとポリシリコン層４２５の間の研磨速度の差を使用することによって、アモルファス層４２０の制御された量をフィン２１０上に維持することができる。
【００２２】
ＣＭＰは、半導体表面をプレーナ化するのに使用され得る、周知のプレーナ化技術の１つである。
ＣＭＰ処理において、ウェーハは、回転プラテン（rotating platen）上に置かれる。キャリアによって適所に保持されたウェーハは、プラテンの同じ向きに回転する。プラテンの表面には、研磨スラリーがある研磨パッドが存在する。このスラリーは、キャリア溶液中に微粒子シリカのコロイド溶液を含んでいてもよい。スラリーの化学成分およびｐＨは、ＣＭＰプロセスの性能に影響する。
本発明の典型的な実施形態の一例においては、特定のスラリーは、ポリシリコンと比較して、アモルファスシリコンについての研磨速度が遅いレートを有するように選択される。ＣＭＰについてのスラリーは当業者間で周知であり、一般に利用可能である。
微粒子シリカのような研磨材を使用する酸化ＣＭＰで使用される市販のスラリーの多くは、化学修飾（chemically modified）することによりアモルファスシリコンおよびポリシリコンを異なる速度で研磨することができる。スラリーのｐＨは、７ないし１２に変化し得る。除去速度は、アモルファスシリコンについては50Å／秒から2000Å／秒、ポリシリコンについては500Å／秒から6000Å／秒の範囲で変化させることができる。
【００２３】
図５は、最初のプレーナ化が完了した後の、ゲート材料層４２０および４２５のプレーナ化を示す断面図である。図５に示すように、ポリシリコン層４２５がまずプレーナ化されるので、フィン２１０上のポリシリコン層４２５の突き出しが減少する。
図６は、さらなるＣＭＰプロセスの後の、半導体デバイス１００を示す図である。この時点において、アモルファスシリコン層４２０の上面は、フィン２１０上の領域において露出し得る。
ＣＭＰプロセスの、アモルファスシリコンについての研磨速度がポリシリコンに対するそれと比べて遅い速度を有するので、アモルファスシリコン層４２０は自動停止層の役割を果たし、フィン２１０上の保護材として残る。
アモルファスシリコン層４２０のほんの一部もＣＭＰの間に除去され得ることが理解されるべきである。
このように、ゲート層４２０および４２５をプレーナ化する場合、アモルファスシリコン層４２０は保護停止層としてフィン２１０に使用することができる。
間隔ｌ１として図６に示される、フィン２１０上に伸びるアモルファスシリコン層４２０の最終的な厚みは、例えば約３００Åであり得る。
【００２４】
図７は、ゲート材料層４２０および４２５からパターン化したゲート構造７１０を示す、半導体デバイス１００の概略的な上面図である。
ＣＭＰプロセスが完了した後、ゲート構造７１０をパターン化し、エッチングしてもよい。ゲート構造７１０は、フィン２１０のチャネル領域を横切って広がる。
ゲート構造７１０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造７１０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００２５】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ（図示しない）をソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００２６】
＜他の実施形態＞
上述したＣＭＰプレーナ化プロセスは、半導体デバイス１００の均一な表面を形成すべく、ゲート材料層をプレーナ化する。
いくつかの実施形態においては、プレーナ化プロセスをさらに改善するために、より均一な層を生成すべく、フィン２１０の隣にダミーフィン構造を追加して置くことができる。
【００２７】
図８は、ダミーフィンの断面図である。図８は、実際のフィン８１０の隣にダミーフィン８０１および８０２が形成されている点を除き、概して図４に示す断面図と同様である。
ダミーのフィン８０１および８０２は、ＦｉｎＦＥＴの最終的な動作において役割を果たさない。
しかしながら、フィン８１０の隣にフィン８０１および８０２を置くことによって、最初のたい積においてより均一に分布したゲート材料層８２０を形成することができる。すなわち、ダミーフィン８０１および８０２は、フィン８１０に隣接した領域において、層８２０中の低い場所をこれらのダミーフィンが存在しない場合よりも高くする。
このように、図８に示す実施形態においては、層８２０は、ダミーフィン８０１および８０２がない場合よりも均一な状態から始まる。これにより、プレーナ化の後の均一性はより高くなる。
【００２８】
図９は、半導体デバイス上の多くの配線（例えばフィン）を概念的に示す図である。配線９０１は、ＦｉｎＦＥＴ中で実際に使用されるフィンを示している。配線９０２は、配線９０１の端部のダミーフィンを示す。ダミーフィン９０２は、ＣＭＰプロセスにより引き起こされた浸食作用（erosion effect）を補償するのに役立つ。これにより、より均一にプレーナ化された表面を潜在的に生成する。
【００２９】
図１０は、ダミー構造の代替的な実施形態を概念的に示す図である。配線１００１は配線９０１と同様、最終的な半導体デバイス中で実際に使用される構造を示している。
しかしながら、ダミー配線９０１は、ダミー構造１００２に置き換えられる。ダミー構造１００２はダミー配線９０２よりも多くの領域を含み、プレーナ化の間にさらなる均一性を提供することができる。
特に、配線１００１のパターンをカプセル化することによって、ダミー構造１００２は、配線１００１が不均一に研磨されないように保護し、防ぐことができる。
長さｌ２のようなダミー構造１００２の寸法は、半導体デバイス上で使用されている全体的なパターン密度による。
【００３０】
図１１ないし図１４を参照して以下に記述するように、ＣＭＰプレーナ化プロセスを含んださらなる実施形態において、メタルゲート集積化層についてＣＭＰが引き起こす不利益な結果を減少することができる。
【００３１】
半導体ロジックの鉛直方向のスタック層を形成する場合、半導体デバイス中に層間絶縁膜（ＩＬＤ）層を使用してもよい。図１１に示されるように、ＩＬＤ層１１０１は、後にＩＬＤ層１１０１上に形成される第２半導体ロジック層から第１半導体ロジック層１１０２を分離するのに使用することができる。図１１には詳述していないが、層１１０２は、例えば１つ以上のロジック機能を実行する多数の相互接続されたＦｉｎＦＥＴを含む。
【００３２】
ビア１１０３は、レジスト１１０４の適用によってＩＬＤ層１１０１中にパターン化することができる。ビア１１０３は、複数の層が互いに通信可能なように、導電材料で充てんすることができる（図１２ないし図１４に示される）。
【００３３】
図１２に示すように、ビア１１０３は、ＩＬＤ１１０１の周辺の領域に注入することができる。
インプラント材料１２０５は、後にたい積される金属活性体として機能するシリコン（Si）またはパラディウム（Pd）を含み得る。金属の無電解メッキの活性体として機能する他の材料を使用してもよい。
【００３４】
図１３および図１４に示すように、レジスト１１０４を除去し、その後金属１４０６を選択的にたい積することができる。
金属１４０６は、選択的な無電解めっきによりたい積することができ、コバルト（Co）、ニッケル（Ni）またはタングステン（W）のような金属またはこれらの合金を含み得る。
この金属１４０６は、注入材料１２０５（すなわち、ビア１１０３の活性化された表面）で処理された領域にのみたい積される。このようにして、ビア１１０３は、導電材料で充てんされる。このプロセスは、ＣＭＰが引き起こす凹みまたは他の不利益な影響を防ぐことができる。
【００３５】
プレーナ化を改善すべく、複数のゲート層を使用して生成されたＦｉｎＦＥＴを説明した。この複数のゲート層は、ＣＭＰプロセス中に、自動的にプレーナ化を停止させる層の役割を果たす薄いアモルファスシリコン層を含んでいる。
【００３６】
以上の説明において、本発明についてより理解し易いように、特定の材料、構造、薬品、プロセス等のような様々なものを特定して詳述した。しかしながら、本発明は特別に記載された詳細によらずに実行することができる。
その他、既知の処理および材料は、本発明の趣旨を不必要に不明瞭にしないため、詳細には記載されていない。
【００３７】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類の化学気相成長（ＣＶＤ）プロセスのようなメタライゼーション技術を使用することができる。
【００３８】
本発明は、半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有する半導体デバイスの製造に適用可能である。これにより回路速度が上がり、信頼性が高くなる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３９】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００４０】
【図１】一般的な半導体デバイスの断面図。
【図２Ａ】図１の半導体デバイス上に形成されるフィン構造の上面図。
【図２Ｂ】図２ＡのＡ−Ａ’断面図。
【図３】図２Ｂ中のフィン上に形成されるゲート絶縁層の断面図。
【図４】図３のフィン上にたい積されるゲート材料を示す断面図。
【図５】第１プレーナ化後の、図４のゲート材料層を示す断面図。
【図６】さらなるプレーナ化後の、図５のゲート材料層を示す断面図。
【図７】図６に示すゲート材料からパターン化したゲート構造を示すＦｉｎＦＥＴの上面図。
【図８】ダミーフィンを示す断面図。
【図９】ダミー構造を含む、半導体デバイス上の配線の配列を概念的に示す図。
【図１０】代替的な半導体デバイス上のダミー構造を概念的に示す図。
【図１１】ビアの形成を示す断面図。
【図１２】ビアの形成を示す断面図。
【図１３】ビアの形成を示す断面図。
【図１４】ビアの形成を示す断面図。
【特許請求の範囲】
【請求項１】
絶縁体上にフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の少なくとも一部および前記絶縁体の一部上に、第１層（４２０）およびこの第１層（４２０）上に形成される第２層（４２５）を含むゲート構造を形成するステップと、
前記ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより前記ゲート構造をプレーナ化するステップであって、前記ゲート構造の前記第１層（４２０）のプレーナ化の速度は前記ゲート構造の前記第２層（４２５）のプレーナ化の速度よりも遅く、前記プレーナ化は前記フィン上の領域において前記第１層が露出するまで継続されるステップと、を含む、
半導体デバイスを製造する方法。
【請求項２】
前記ゲート構造を形成するステップは、アモルファスシリコンを含む前記第１層（４２０）をたい積するステップと、非ドープポリシリコンを含む前記第２層（４２５）をたい積するステップとを含む、請求項１記載の方法。
【請求項３】
前記第１層は、約２００Åから約８００Åまでの範囲の厚みにたい積され、前記第２層は、約２００Åから約１０００Åまでの範囲の厚みにたい積される、請求項２記載の方法。
【請求項４】
前記ＣＭＰは、前記ゲート構造のプレーナ化にスラリーを使用するステップを含んでおり、
前記第１層のプレーナ化速度が約2000Å／秒であり、前記第２層のプレーナ化速度が約50Å／秒となるように前記スラリーを選択するステップをさらに有する、請求項１記載の方法。
【請求項５】
前記半導体デバイスはＦｉｎＦＥＴである、請求項１記載の方法。
【請求項６】
前記プレーナ化は、酸化物に対して高い選択性を有し、そのｐＨが７ないし１２の間の範囲である、シリカのコロイド溶液を含むスラリーを使用して実行される、請求項１記載の方法。
【請求項７】
絶縁体（１２０）上に形成され、第１端部と第２端部を含み、少なくともその一部が半導体デバイス中のチャネルとして働くフィン構造（２１０）を含んでいる半導体デバイスであって、
前記フィン構造の少なくとも一部の上に形成される、アモルファスシリコン層（４２０）と、
前記アモルファスシリコン層（４２０）の少なくとも一部の周辺に形成される、ポリシリコン層（４２５）であって、前記アモルファスシリコン層（４２０）がフィン構造上の領域中のポリシリコン層にまで突出するポリシリコン層（４２５）と、
前記フィン構造の前記第１端部に接続されるソース領域（２２０）と、
前記フィン構造の前記第２端部に接続されるドレイン領域（２３０）と、を含む、半導体デバイス。
【請求項８】
前記半導体デバイスはＦｉｎＦＥＴである、請求項７記載の半導体デバイス。
【請求項９】
前記アモルファスシリコン層（４２０）の厚みは、前記フィン構造（２１０）上の前記領域において約３００Åである、請求項７記載の半導体デバイス。
【請求項１０】
前記アモルファスシリコン層（４２０）と前記ポリシリコン層（４２５）とは、半導体デバイスのゲート材料層を形成する、請求項７記載の半導体デバイス。
【請求項１】
絶縁体上にフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の少なくとも一部および前記絶縁体の一部上に、第１層（４２０）およびこの第１層（４２０）上に形成される第２層（４２５）を含むゲート構造を形成するステップと、
前記ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより前記ゲート構造をプレーナ化するステップであって、前記ゲート構造の前記第１層（４２０）のプレーナ化の速度は前記ゲート構造の前記第２層（４２５）のプレーナ化の速度よりも遅く、前記プレーナ化は前記フィン上の領域において前記第１層が露出するまで継続されるステップと、を含む、
半導体デバイスを製造する方法。
【請求項２】
前記ゲート構造を形成するステップは、アモルファスシリコンを含む前記第１層（４２０）をたい積するステップと、非ドープポリシリコンを含む前記第２層（４２５）をたい積するステップとを含む、請求項１記載の方法。
【請求項３】
前記第１層は、約２００Åから約８００Åまでの範囲の厚みにたい積され、前記第２層は、約２００Åから約１０００Åまでの範囲の厚みにたい積される、請求項２記載の方法。
【請求項４】
前記ＣＭＰは、前記ゲート構造のプレーナ化にスラリーを使用するステップを含んでおり、
前記第１層のプレーナ化速度が約2000Å／秒であり、前記第２層のプレーナ化速度が約50Å／秒となるように前記スラリーを選択するステップをさらに有する、請求項１記載の方法。
【請求項５】
前記半導体デバイスはＦｉｎＦＥＴである、請求項１記載の方法。
【請求項６】
前記プレーナ化は、酸化物に対して高い選択性を有し、そのｐＨが７ないし１２の間の範囲である、シリカのコロイド溶液を含むスラリーを使用して実行される、請求項１記載の方法。
【請求項７】
絶縁体（１２０）上に形成され、第１端部と第２端部を含み、少なくともその一部が半導体デバイス中のチャネルとして働くフィン構造（２１０）を含んでいる半導体デバイスであって、
前記フィン構造の少なくとも一部の上に形成される、アモルファスシリコン層（４２０）と、
前記アモルファスシリコン層（４２０）の少なくとも一部の周辺に形成される、ポリシリコン層（４２５）であって、前記アモルファスシリコン層（４２０）がフィン構造上の領域中のポリシリコン層にまで突出するポリシリコン層（４２５）と、
前記フィン構造の前記第１端部に接続されるソース領域（２２０）と、
前記フィン構造の前記第２端部に接続されるドレイン領域（２３０）と、を含む、半導体デバイス。
【請求項８】
前記半導体デバイスはＦｉｎＦＥＴである、請求項７記載の半導体デバイス。
【請求項９】
前記アモルファスシリコン層（４２０）の厚みは、前記フィン構造（２１０）上の前記領域において約３００Åである、請求項７記載の半導体デバイス。
【請求項１０】
前記アモルファスシリコン層（４２０）と前記ポリシリコン層（４２５）とは、半導体デバイスのゲート材料層を形成する、請求項７記載の半導体デバイス。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２００７−５００９５２（Ｐ２００７−５００９５２Ａ）
【公表日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００６−５３３５６５（Ｐ２００６−５３３５６５）
【出願日】平成１６年６月５日（２００４．６．５）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７７２５
【国際公開番号】ＷＯ２００４／１１２１４６
【国際公開日】平成１６年１２月２３日（２００４．１２．２３）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１６年６月５日（２００４．６．５）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７７２５
【国際公開番号】ＷＯ２００４／１１２１４６
【国際公開日】平成１６年１２月２３日（２００４．１２．２３）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]