【課題】プラグまたは局所配線による接続で低い接続抵抗と十分に小さい拡散層リーク電流を実現し、更に深さが異なる接続孔や開口断面の断面の形状や大きさが異なる接続孔または局所配線穴を用いる場合でも、十分に小さい拡散層リーク電流と低い接続抵抗を実現する製造方法を提供する。
【解決手段】基体上の絶縁膜に開口した、表面がシリコンを主成分とする層が底部に露出している第１の開口部（接続孔または局所配線穴）の群と、表面が第１の金属珪化物を主成分とする層が底部に露出している第２の開口部の群と、表面が第１の金属を主成分とする層が底部に露出している第３の開口部の群のうちの、少なくとも２群の各開口部の底部に、第２の金属珪化物を主成分とする層また第２の金属を主成分とする層を、化学気相成長法によって同時に形成する。
【効果】従来以上に高集積、高性能の半導体装置が実現される。 （もっと読む）

【課題】半導体装置およびその製造方法は高誘電体をゲート絶縁膜として有し、かつ、適正な閾値電圧を有する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板上に設けられ、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜１０８，１０９と、ゲート絶縁膜上に設けられたアルミニウム層を含むＮ型ＦＥＴ用の第１のゲート電極１１０ａと、ゲート絶縁膜上に設けられ、Ｎｉ_ＸＳｉ_Ｙ（Ｘ＞Ｙ）から成るＰ型ＦＥＴ用の第２のゲート電極１１０ｂとを備えている。 （もっと読む）

【課題】無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後にデータの書き込みを行える追記型のメモリを提供することも課題とする。
【解決手段】絶縁表面を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極の間に、シリコン膜とゲルマニウム膜との積層を設ける。この積層を有するアンチヒューズ型のＲＯＭは、書き込み電圧のバラツキを低減することができる。 （もっと読む）

【課題】炭化珪素層に対する良好なコンタクトを確保しつつ、炭化珪素層に接続された電極の剥離を抑制する。
【解決手段】半導体装置の製造方法は、（Ａ）炭化珪素層１１の上に絶縁層１３を形成する工程と、（Ｂ）絶縁層１３に、炭化珪素層１１の表面の一部を露出するコンタクトホール１３ａを形成する工程と、（Ｃ）コンタクトホール内において露出された炭化珪素層１１の表面およびコンタクトホール１３ａの側壁に接するように第１の導電膜１５を形成する工程と、（Ｄ）第１の導電膜１５の上に第２の導電膜１７を形成する工程と（Ｅ）第１の導電膜１５および第２の導電膜１７が形成された炭化珪素層１１に対して熱処理を行うことにより、第２の導電膜１７を構成する材料の少なくとも一部を炭化珪素層１１の珪素と反応させて、第１の導電膜１５を構成する元素および第２の導電膜１７を構成する元素を含むシリサイドを形成する工程とを包含する。 （もっと読む）

【課題】半導体基板の大面積化や配線の微細化に伴って銅のシード層が薄くなると、電解めっきでめっき膜のばらつきが大きくなる。
【解決手段】デュアルダマシン法で埋め込み配線を形成するにあたって、下層配線２上に孔加工や溝加工の加工マスクとなるＴｉＮ膜８を用いて、配線埋め込み領域（９，１０）を形成する工程と、配線埋め込み領域を除くフィールド部に導電膜１１を成膜する工程と、配線埋め込み領域を覆うようにバリアメタル層／シード層１２を成膜する工程と、配線埋め込み領域を電解めっき法により銅配線材料１３で埋め込む工程とを含むものとする。 （もっと読む）

【課題】ＳＲＡＭなどの半導体素子を製造するために適用可能なポリシリコン層の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に半導体素子内に含まれるトランジスタを形成するステップ、前記トランジスタ上に絶縁層を形成するステップ、前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスタの所定領域を露出させるステップ、前記コンタクトホール内にシリコン層を形成するステップ、前記絶縁層及び前記シリコン層上に金属層を形成するステップ、前記シリコン層及び前記金属層を熱処理して金属シリサイド層を形成するステップ、前記金属層を除去するステップ、前記絶縁層及び前記金属シリサイド層上に非晶質シリコン層を形成するステップ、及び前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップを含む。 （もっと読む）

【課題】メモリセルの寸法を微細化し、メモリセルでの動作を改善するための、トランジスタを備えた相変化ランダムアクセスメモリデバイス、およびメモリデバイスを形成する方法を提供する。
【解決手段】抵抗スイッチングメモリデバイスは、非導電性材料からなるナノワイヤ１０１０が、導電性材料からなるナノチューブ１１１０を形成するためのモールドとして機能するように形成される。ナノチューブ１１１０の輪状面が、相変化を起こす切り替え活性材料１３２０に結合され、これによって下部電極コンタクトが形成されるように、切り替え活性材料のバルク１３２０がナノチューブ１１１０の最上部に堆積される。ストライプ１４１０は、切り替え活性材料のバルク１３２０との上部電極コンタクトになり、ビット線１４６０がビット線コンタクト１４５０に接続される。 （もっと読む）

【課題】基板と複数のマイクロ電子デバイスを備える集積回路デバイス及びその方法を提供する。
【解決手段】少なくとも一つのマイクロ電子デバイス150に電気的に接触する導電性相互接続部を備える第１の層と、第１の層のラインに対して直角に整列された導電性のラインを備える第２の層であってかつ第２の層のラインが第１の層のラインと電気的に接触している第２の層と、第２の層のラインに対して直角に整列された導電性のラインを備える第３の層であってかつ第３の層のラインが第２の層のラインと電気的に接触している第３の層とを備え、第１の層を第２の層に相互接続し、かつ第３の層を第２の層に相互接続する複数のバイア224等を備える。 （もっと読む）

【課題】必要な配線層を形成しつつ、製造コストを低減することが可能な不揮発性半導体メモリの製造方法を提供する。
【解決手段】不揮発性半導体メモリの製造方法は、選択トランジスタ４が形成される領域の第１の導電体膜７に選択トランジスタ４が形成される領域の第２の導電体膜９を電気的に接続する接続層１７を形成するための第１のコンタクト穴１５、および、層間絶縁膜１３に配線層１８を形成するための第２のコンタクト穴１６を、形成するためのレジストパターン１４をマスクとして、第１のコンタクト穴１５を形成するとともに、第２のコンタクト穴１６を形成し、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜を同時に埋め込んで接続層１７および配線層１８を形成する。 （もっと読む）

【課題】微細化加工において、コンタクトプラグとキャパシタの下部電極との接触界面抵抗を低下させ、歩留まりを向上させる構造の半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板と、その表面に形成されたMOSトランジスタと、MOSトランジスタ上に設けられた第1の層間絶縁膜と、MOSトランジスタのゲート間において、第1の層間絶縁膜を貫通する第1の開口部に配置され、MOSトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられた第2の層間絶縁膜と、第2の層間絶縁膜を貫通する第2の開口部に配置され、平面視における面積が第2の開口部の面積より大きい突出部を有し、突出部の上に金属バリア層が形成された、多結晶シリコンのコンタクトプラグと、コンタクトプラグ上に設けられ、上部電極及び下部電極に誘電体が介挿されキャパシタとを有する。 （もっと読む）

【課題】処理時間が短く、かつ処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の表面にトランジスタを形成する工程と、半導体基板１の表面上及びトランジスタ上に層間絶縁膜９，１２及び配線層１０，１３を形成する工程と、最上層の配線層１３上及び層間絶縁膜１２上にパッシベーション膜１４を形成する工程と、半導体基板１の裏面を研削又は研磨する工程と、半導体基板１の裏面から、トランジスタのゲート絶縁膜と半導体基板１の界面に水素を供給する工程とを具備する。 （もっと読む）

半導体装置（１）は、半導体領域（２）と接触する接続リード線（２１）を備えている。上記接続リード線（２１）の単位長さ当たりの導電率Ｓは、第１値ＳＷから第２値Ｓ０まで変化する。上記半導体領域（２）は、上記接続リード線（２１）に電気的導電可能に接続される。 （もっと読む）

【課題】メタルキャップ層の信頼性と生産性とを向上させた半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第２層間絶縁膜１１の表面に、第２層間絶縁膜１１と、第１配線１３（第１バリア層１４及び第１配線層１５）と、を覆う共通の第１メタルキャップ層１６を積層した。また、ハードマスク３２の表面に、ハードマスク３２と、第２配線３４（第２バリアメタル３５及び第２配線層３６）と、を覆う共通の第２メタルキャップ層３７を積層した。そして、第１メタルキャップ層１６及び第２メタルキャップ層３７を、それぞれホウ化ジルコニウム（ＺｒＢｘ（ｘ＝０．５〜４．０））を主成分とする層で構成した。 （もっと読む）

【課題】安定したコンタクト抵抗を有するコンタクトプラグを備えた半導体装置を提供することにある。
【解決手段】シリコン基板１１の表面に形成された拡散層にコンタクトプラグが接続しており、拡散層上に形成されたＮｉシリサイド膜１３は、コンタクトプラグと接続する部位（１３ａ）において、膜厚が厚くなっている。シリコン基板１１上に形成された層間絶縁膜１４にコンタクトホール１５を形成した後、コンタクトホール１５の側面及び底面を覆うようにＮｉ膜１６を形成し、然る後、Ｎｉ膜１６をシリサイド化することによって、Ｎｉシリサイド膜１３を、コンタクトホール１５が形成された部位において、自己整合的に膜厚を増加させる。 （もっと読む）

【課題】 ポリメタルゲート構造を有し、コンタクトホール下面の半導体基板表面及びコンタクトホール下面のプラグ表面にシリサイド膜を有する半導体装置の製造方法におけるゲート構造への配線とコンタクトホール内シリサイド膜への配線の工程を簡略化すること。
【解決手段】 層間絶縁膜（３７）の第１の開口部４１に底部に形成されるコンタクト３２と前記層間絶縁膜（３５，３７）に半導体基板（１０）に達するように形成される第２の開口部４３と前記層間絶縁膜にポリメタルのゲート電極に達するように形成される第３の開口部（４２）とを有する第１の形状を形成し、その表面にコバルト層を堆積させ、熱処理し前記コンタクトの表面及び前記第２の開口部の底面にコバルトシリサイド層（５２）を形成し、コバルトシリサイド層が形成された状態で前記ポリメタルを溶解せずコバルトを溶解する薬液で処理して未反応のコバルト（５１）を除去する。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

誘電材料層などのパターニングされた誘電層に基づいてシリサイデーションプロセスを実行することによって、各々の金属シリサイド部位を各々のコンタクト領域に非常に局所的なやり方で供給することができ、一方で、全体の金属シリサイド量を著しく減らすことができる。このようにして、金属シリサイドが電界効果トランジスタのチャネル領域に及ぼす悪影響を著しく減らすことができ、なおかつコンタクト抵抗を小さく維持することができる。
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【課題】簡便な構成で、チャネル活性層として結晶性シリコン層を有する薄膜トランジスタの特性のバラツキを抑制した表示装置を提供する。
【解決手段】本発明の一態様に係る表示装置は、絶縁基板１上に形成されたポリシリコン層２と、絶縁基板１上に、ソース線を含み、ポリシリコン層２のソース領域２ａ及びドレイン領域２ｃの上に形成された配線層３と、ポリシリコン層２及び配線層３上に形成されたゲート絶縁層４と、ゲート絶縁層４上に形成され、ゲート線と、ポリシリコン層２のチャネル領域２ｂに対応して形成されたゲート電極５と、配線層３の一部に対応して形成されたキャパシタ電極６とを含むゲート電極層１１と、ゲート電極層１１上に形成された層間絶縁層７と、層間絶縁層７上に形成され、ゲート絶縁層４及び層間絶縁層７に設けられたコンタクトホール９を介してドレイン領域２ｃに接続された画素電極を含む画素電極層８とを備えるものである。 （もっと読む）

【課題】半導体装置の製造過程において、コンタクトホールの底面に残る不要残存膜の厚さまたは抵抗値を高速、かつ高精度に推定する。
【解決手段】検査用標準試料１のコンタクトホール７を被検査対象のコンタクトホールとほぼ同じ材質および構造により構成し、電子線を照射して検査用標準試料１の二次電子画像の電位コントラストを測定し、検査用標準試料１の擬似欠陥部４におけるコンタクトホール７の電位コントラストとコンタクトホール７の底面に形成した擬似残存膜８の厚さまたは抵抗値との関係をあらかじめ取得しておく。その後、被検査対象のコンタクトホールへ電子線を照射して被検査対象の二次電子画像の電位コントラストを測定し、検査用標準試料１の電位コントラストと被検査対象の電位コントラストとを比較することにより、被検査対象のコンタクトホールの底面に残る不要残存膜の厚さまたは抵抗値を推定する。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）