【課題】 デュアル配線型集積回路チップ及びその製造方法を提供する。
【解決手段】 両面に配線レベルを有する半導体デバイス、及び、両面のデバイス及び配線レベルへのコンタクトを有する半導体構造体を製造する方法を提供する。本方法は、シリコン・オン・インシュレータ基板上のデバイスへの第１コンタクトと、第１コンタクトへの第１側面上の配線レベルとを有するデバイスを製造するステップと、下部シリコン層を除去して埋込み酸化物層を露出させるステップと、埋込み酸化物層を貫通してデバイスへの第２コンタクトを形成するステップと、埋込み酸化物層の上に第２コンタクトへの配線レベルを形成するステップとを含む。 （もっと読む）

【課題】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供すること。
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈ_ｔ）より厚い、構造側壁のバリア材料厚（ｗ_ｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗ_ｔ／ｈ_ｔ比は、１００％に等しいか又はそれより大きい。 （もっと読む）

【課題】完全にシリサイド化されたシリサイド領域を一部に有する配線を形成する際、シリサイド領域と非シリサイド領域の境界に発生する空隙による断線のない半導体装置を提供する。
【解決手段】基板１上に形成されたポリシリコン配線１２と、ポリシリコン配線１２に対向して配置されたシリサイド配線１３と間に、絶縁性の拡散防止膜５を配置する。そして、ポリシリコン配線１２とシリサイド配線１３を、金属膜９，１０が埋め込まれたコンタクトホール２０，２１及び配線１１により構成される接続構造体により電気的に接続する。シリサイド配線１３の形成時に、ポリシリコン配線１２からのシリコンの拡散が拡散防止膜５により防止されるので、ポリシリコン配線１２及びシリサイド配線１３間に空隙が発生しない。 （もっと読む）

【課題】有機絶縁膜のようなシリコンを含有しない絶縁膜が露出する溝パターン内にも、自己整合的に形成された絶縁性のバリア層を介して埋め込み銅配線を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】第１Ｃｕ配線４が埋め込み形成された層間絶縁膜２を基板の表面層とし、当該基板上にＳｉＣＮ膜５、ＳｉＯＣ膜６、ＰＡＥ膜８、およびＳｉＯＣ膜８をこの順に成膜してなる層間絶縁膜を成膜する。この層間絶縁膜に溝パターンとして配線溝Ａと接続孔Ｂとを形成する。次に、少なくとも配線溝Ａと接続孔Ｂの側壁を覆う状態でシリコン含有膜１１を形成する。シリコン含有膜１１を介してＣｕＭｎ膜１２を成膜し、配線溝Ａおよび接続孔Ｂ内を埋め込む状態で、Ｃｕ膜１３を成膜する。その後、熱処理を行うことにより、層間絶縁膜中の酸素とシリコン含有膜１１中のシリコンとＣｕＭｎ膜１３中のマンガンとを結合させたマンガンシリケートからなるバリア層１４を、層間絶縁膜とＣｕ膜１３との界面に形成する。 （もっと読む）

半導体素子を形成する方法が提供される。本方法によれば、基板（２０３）を、第１ゲート構造（２０５）及び第２ゲート構造（２０７）が基板の上に配設されるように設ける。第１ストレッサ層（２１５）を基板の上に形成し、そして犠牲層（２１６）を第１ストレッサ層の上に形成する。第２ストレッサ層（２１９）を犠牲層の上に形成する。
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【課題】配線を低抵抗化するとともに、配線材料と層間絶縁膜との密着性を向上させる。
【解決手段】半導体装置１００は、基板（不図示）上に形成された第１の銅含有導電膜１２４と、第１の銅含有導電膜１２４上に形成され、第１の銅含有導電膜１２４に達する凹部が形成された絶縁膜（１０８、１１０、１１２、１１４）と、これら絶縁膜の凹部側壁を覆うように形成され、銅の拡散を防止する材料により構成された第２のバリア絶縁膜１２８と、凹部の底面で第１の銅含有導電膜１２４に接するとともに凹部の側壁で第２のバリア絶縁膜１２８に接して凹部内壁を覆うように形成された銅と銅とは異なる異種元素との第２の接着合金膜１３０と、銅を主成分として含み、第２の接着合金膜１３０上に第２の接着合金膜１３０に接して凹部を埋め込んで形成された第２の銅含有導電膜１３２とを含む。 （もっと読む）

【課題】導電性が良好でありながらも銅の拡散を十分に防止することが可能な銅配線の埋め込み構造を備えた半導体装置およびその製造方法を提供する。
【解決手段】第１絶縁膜１３に形成された配線溝１３ａ内、第２絶縁膜２２および第３絶縁膜に形成された配線溝２４ａと接続孔２２ａ内に、拡散防止層１５，２５を介して銅配線１７ａ，２６ａが埋め込まれた半導体装置２７において、拡散防止層１５，２５は、ルテニウムカーバイト（ＲｕＣｘ）、ルテニウムシリサイド（ＲｕＳｉｘ）、またはルテニウム合金（ＲｕＴａ）を用いて構成されたことを特徴とする。 （もっと読む）

本発明の実施形態は、基板上に形成されたデバイスに高品質コンタクトレベル接続部を形成するプロセスを提供する。一実施形態において、基板上に物質を堆積させるための方法であって、基板を酸化物エッチング緩衝液にさらして、前処理プロセスで水素化シリコン層を形成するステップと、基板上に金属シリサイド層を堆積させるステップと、金属シリサイド層上に第一金属層（例えば、タングステン）を堆積させるステップと、を含む前記方法が提供される。酸化物エッチング緩衝液は、フッ化水素とアルカノールアミン化合物、例えば、エタノールアミン、ジエタノールアミン、又はトリエタノールを含有することができる。金属シリサイド層は、コバルド、ニッケル、又はタングステンを含有することができ、無電解堆積プロセスによって堆積させることができる。一例において、基板は、溶媒と金属錯体化合物を含有する無電解堆積溶液にさらされる。 （もっと読む）

【課題】整列誤差の発生を防止し、工程段階を減少させて工程の信頼性を向上させる。
【解決手段】共通ソース上に形成される共通ソースプラグやドレイン上に形成されるドレインコンタクトプラグの一部をワードライン及びセレクトラインと共に形成する。 （もっと読む）

【課題】シリサイド層を有する半導体装置の製造プロセスを簡易化すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）基板１上にポリメタルゲート電極３を形成する工程と、（Ｂ）全面に層間絶縁膜７を堆積する工程と、（Ｃ）ポリメタルゲート電極３及び基板１表面のそれぞれに届く第１及び第２コンタクトホールＣ３，Ｃ２を同時に形成する工程と、（Ｄ）第１コンタクトホールＣ３の底部において、露出している第１金属膜３ｂの表面をシリサイド化することにより第１シリサイド１０を形成する工程と、（Ｅ）全面に第２金属膜２０を堆積する工程と、（Ｆ）第２コンタクトホールＣ２の底部において、第２金属膜２０と基板１表面との間のシリサイド反応により第２シリサイド２２を形成する工程と、（Ｇ）未反応の第２金属膜２０を除去する工程とを有する。 （もっと読む）

【課題】半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【解決手段】ゲート電極１０５の上面に加え、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成することで、ゲート電極１０５を所望の太さの幅に拡大しなくても、信頼性の高いゲート電極１０５を形成することができる。 （もっと読む）

【課題】画素の開口率を高める。
【解決手段】液晶装置１は、ＴＦＴアレイ基板１０上の互いに異なる層に夫々形成されており、第２層間絶縁膜４２を介して互いに電気的に絶縁された上部容量電極３００及び下部容量電極７１、サイドウォール９１、接続用導電膜９３、誘電体膜７５及びコンタクトホール８５を備えている。接続用導電膜９３によれば、コンタクトホールを形成する際のマージンを確保するために広げざるを得なかった下部容量電極７１及び上部容量電極３００の面積を低減でき、画素毎の開口領域の間隙に位置する非開口領域を低減することが可能である。これにより、画素における非開口領域の幅Ｗ１をサイドウォール９１の幅Ｗ２に応じて低減でき、非開口領域を狭めることによって画素における開口率を高めることが可能である。 （もっと読む）

【課題】フリップチップ工法等による実装に於いてもＳＯＩ構造の支持基板の電位を安定的に固定可能にすると共に、低抵抗な基板コンタクトを形成する。
【解決手段】ＳＯＩ構造の支持基板１と最上層配線１３とを接続する複数の導電層と複数の配線層は、最上層配線１３と共にチップ周縁部に沿って形成され、以ってトランジスタＴｒが形成されるトランジスタ形成領域ＴＲの周囲に形成される。 （もっと読む）

【課題】半導体記憶装置におけるコンタクト抵抗を低減すること。
【解決手段】本発明に係る半導体記憶装置は、基板１上に形成されたメモリセルと、基板１上に形成された周辺トランジスタとを備える。メモリセルは、基板１上に形成された選択トランジスタと、その選択トランジスタに接続されたキャパシタとを備える。周辺トランジスタの拡散層５は第１コンタクトＣ１を介して上層配線に接続される。ゲート電極３は第２コンタクトＣ２を介してワード線や上層配線に接続される。選択トランジスタの拡散層４は第３コンタクトＣ３を介してビット線あるいはキャパシタに接続される。第１〜第３コンタクトＣ１〜Ｃ３のうち、第１コンタクトＣ１の底部にのみシリサイド２１が選択的に形成される。 （もっと読む）

【課題】 チャージアップダメージの発生を大幅に抑制することが可能なプラズマ処理方法を提供する。
【解決手段】 真空引き可能になされた処理容器２２内に設けたプラズマ用電極３８に、プラズマ発生用電源から所定の電力を供給してプラズマを生成し、前記処理容器内に収容されている被処理体に対して所定のプラズマ処理を施すようにしたプラズマ処理方法において、前記被処理体に発生するチャージアップ電圧を抑制するために前記プラズマ処理を開始する際に、前記プラズマ用電極へ供給する電力を徐々に増加するように構成する。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】ＦＵＳＩゲート電極に達するコンタクト部と、ソース・ドレイン層に達するコンタクト部とで深さが異なることに起因する不具合を解消した半導体装置およびその製造方法を提供する。
【解決手段】層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５およびＦＵＳＩゲート電極３２にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられている。ＦＵＳＩコンタクト部４１は、層間絶縁膜４を貫通するコンタクト開口部ＣＨ１内に、完全にシリサイド化されたＦＵＳＩコンタクト層４１１を充填して構成されており、ＦＵＳＩゲート電極３２と同じ高さを有している。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】 デバイスに適用されるにおいて好適な回路基板を提供する。
【解決手段】 絶縁性基板上に導電性超微粒子のインクを塗布して配線層を形成した回路基板であって、焼結後の前記配線層は ０．１ｖｏｌ％から１０ｖｏｌ％の空孔を含む。 （もっと読む）

【課題】オーミックコンタクト膜の形成を最適化して抵抗特性と漏洩電流特性などを向上させうる半導体素子及びその製造方法を提供する。
【解決手段】基板１０１の活性領域１３０上に形成されたシリサイド膜と、基板１０１の活性領域２３０上に形成されたシリサイド膜５３５とを備えている。シリサイド膜及びシリサイド膜５３５は、実質的に異なる厚さを有している。また、活性領域２３０は活性領域１３０に比べて密度の高いパターンを含んでいる。 （もっと読む）