【課題】耐圧確保に有利な構造を提供する。
【解決手段】実施形態の半導体記憶装置は、基板上で所定方向に平行に延伸した複数の素子分離領域と、隣接する素子分離領域に挟まれた素子領域上の第１絶縁膜と、素子領域上の所定方向に間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、その両側に１つずつ配置され所定方向の幅がワードラインより大きい選択トランジスタと、ワードライン及び選択トランジスタの上面を覆う層間絶縁膜と、ワードライン間に位置し上部を層間絶縁膜に覆われた第１空洞部と、選択トランジスタのワードラインとは反対側の側壁部に形成され上部が層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する選択トランジスタ間の基板表面に酸化膜が形成され、その下の所定方向に垂直方向の断面が凸型形状になっている。 （もっと読む）

【課題】デバイスの損傷を防ぎ、保護することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】基板１上に配線層３が形成された第１の積層体１０と、第１の積層体１０の主面上にその主面を重ねて配設され、基板上１１に配線層１３が形成された第２の積層体２０と、第１の積層体１０または第２の積層体２０の少なくとも一方の基板上に形成された機能素子とによって構成された半導体装置１００に対して、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、機能素子２，１２の周囲に配設され、第１の積層体１０と第２の積層体２０の界面を貫通する貫通金属部材２９を設ける。また、この貫通金属部材２９は、第１の積層体１０と第２の積層体２０を接合した後に、第１の積層体１０と第２の積層体２０を貫通する貫通孔を設け、貫通孔内に金属を埋め込むことで形成できる。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、メモリセルアレイ部と、第１平面内においてメモリセルアレイ部と並置されたコンタクト部と、を備えた不揮発性半導体記憶装置が提供される。メモリセルアレイ部は、積層体、半導体層、メモリ膜を含む。積層体は、第１平面に対して垂直な第１軸に沿って積層された複数の電極膜とそれらの間の電極間絶縁膜とを含む。半導体層は電極膜の側面に対向する。メモリ膜は電極膜と半導体層との間に設けられ電荷保持層を含む。コンタクト部は、コンタクト部絶縁層と複数のコンタクト電極とを含む。コンタクト部絶縁層は、コンタクト部絶縁膜と粒子とを含む。コンタクト電極はコンタクト部絶縁層を第１軸に沿って貫通する。コンタクト電極は電極膜に接続される。 （もっと読む）

【課題】ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。 （もっと読む）

【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。
【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。 （もっと読む）

【課題】製造工程の増大を抑制し、コンタクト抵抗および界面抵抗の増大を防止する。
【解決手段】実施形態において、シリコン層は、ゲートラストスキームを用いた機能的ゲート電極の製造後に、形成される。初期的な半導体構造物は、半導体基板上に形成された少なくとも一つの不純物領域、不純物領域の上に形成された犠牲膜、犠牲膜の上に形成された絶縁層、絶縁層の上に形成された絶縁層を備える。ビアは、初期の半導体構造物の絶縁層へ、および、コンタクト開口部が絶縁層に形成されるように絶縁層の厚さを通り抜けて、パターン化される。次に、絶縁層の下にある犠牲膜は、絶縁層の下に空隙を残して除去される。次に、金属シリサイド前駆体は、空隙スペースに配置され、金属シリサイド前駆体は、アニールプロセスを通じてシリサイド層に変換される。 （もっと読む）

【課題】ダイシング面からチップ領域への水分の浸入を抑制しつつ、スクライブ領域とチップ領域とを配線により接続する。
【解決手段】半導体装置は、チップ領域１６と、スクライブ領域１５と、２重に配置された第１シールリング１８及び第２シールリング１７と、チップ領域１６からスクライブ領域１５まで延伸する配線６０と、を有する。半導体装置は、２重に配置された第１シールリング１８及び第２シールリング１７のうちの一方のシールリングが配線６０を通すためにシールしていない層を、他方のシールリングでシールする構造となっている。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】駆動時の発熱温度を低下させる。
【解決手段】基板１２の熱伝導率をＮ_ｓｕｂ（Ｗ／ｍＫ）とし、熱拡散層１４の熱伝導率をＮ_ｋａｋｕ（Ｗ／ｍＫ）とし、熱拡散層１４の膜厚をＴ（ｍｍ）とし、熱拡散層１４の平面開口率をＲ（０≦Ｒ≦１）とし、Ｓ＝Ｔ×Ｒとしたとき、例えば、基板１２の熱伝導率Ｎ_ｓｕｂが、Ｎ_ｓｕｂ＜１．８の条件を満たし、熱拡散層１４の熱伝導率Ｎ_ｋａｋｕが、Ｎ_ｋａｋｕ＞３．０×Ｓ^(−０．９７×ｅ^(−１．２×Ｎ_ｓｕｂ））且つＮ_ｋａｋｕ≧Ｎ_ｓｕｂの条件を満たす。 （もっと読む）

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。 （もっと読む）

【課題】配線部を通じた信号伝搬速度を向上できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部に到達するように前記第３絶縁膜に形成された複数の溝と、前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高質のグラフェンを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】一つの実施形態によれば、半導体装置は、電極、メッキ膜、半田、及びコネクタが設けられる。電極は、半導体チップ表面に設けられた第一の電極部と、第一の電極部上に設けられた絶縁膜の開口部を覆うように設けられ、第一の電極部に接続された突起状の第二の電極部とから構成される。メッキ膜は、第二の電極部上に設けられる。半田は、絶縁膜及びメッキ膜上に設けられる。コネクタは、一端の第一の構成部が半田上に設けられ、他端の第二の構造部が端子に接続され、電極と電極端子の間を接続する。 （もっと読む）

【課題】マスクの枚数を増やすことなく、ストレージキャパシタの電極間から半導体パターンを除去して高画質化を実現させる表示装置及びその製造方法を提供する。
【解決手段】本発明によるＴＦＴパネルの製造では、半導体パターンとＴＦＴのドレイン電極とを、同じマスクを利用したエッチングで同時にパターニングする。一方、画素電極の直下に形成される絶縁膜のパターニングには別のマスクを利用する。ドレイン電極を覆う絶縁膜の領域では、中央部の全体を感光させ、周辺部を半分の厚みまで感光させる。ストレージ電極の上方を覆う絶縁膜の領域は薄い一部を残して感光させる。ドレイン電極を覆う誘電膜をエッチングしてドレイン電極を露出させるとき、絶縁膜のその薄い一部がその下地の誘電膜を保護する。その後、絶縁膜のその薄い一部を画素電極の一部に置換し、保護された誘電膜を隔ててストレージ電極と対向させる。 （もっと読む）

【課題】微細配線においてボイドの発生を確実に防ぐ。
【解決手段】層間絶縁膜１０２、１０３に形成された開口部１２の底面及び側壁、並びに、開口部１２以外の層間絶縁膜１０３上にあるフィールド部に、第一の金属を含むシード膜を形成し、シード膜上にレジストを形成して、開口部１２をレジストで埋め込んだ後、開口部１２の底面上に形成されたシード膜にレジストを残しつつレジストの一部を除去して、開口部１２の側壁２０２Ａ、Ｂの上部からフィールド部２０３にわたって形成されたシード膜を露出させ、開口部１２の側壁の上部、及び、フィールド部２０３に位置するシード膜上に、第一の金属よりも抵抗率が高い第二の金属を含むカバー膜を形成した後、レジストを除去してシード膜を露出させ、露出させたシード膜に、第一の金属を含むめっき膜を形成するものである。 （もっと読む）

【課題】半導体装置を構成する配線の信頼性向上を図る。
【解決手段】テトラメチルシランガスの流量を通常条件よりも下げて形成したＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）と、このＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）上に形成され、通常のテトラメチルシランガスの流量で形成したＳｉＣＮ膜ＳＣＮ２と、このＳｉＣＮ膜ＳＣＮ２上に形成されたＳｉＣＯ膜ＳＣＯからバリア絶縁膜を構成する。これにより、耐透水性の向上と低誘電率化をバランス良く実現することができる。 （もっと読む）

【課題】半導体装置の信頼性を確保する。
【解決手段】基板と、基板に埋め込まれ、複数の開口部を有する絶縁膜と、複数の開口部内に位置する基板に設けられた複数のダミー拡散層２０と、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子１０と、抵抗素子形成領域４０において、絶縁膜上およびダミー拡散層２０上に設けられ、かつ第１方向に延伸する複数のダミー抵抗素子１２と、を備え、ダミー抵抗素子１２は、平面視で、第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。 （もっと読む）

【課題】占有面積の小さい抵抗体を有する半導体装置を提供する。
【解決手段】半導体基板上のフィールド酸化膜の上に導電性多結晶シリコンを形成し、その上を覆う絶縁膜に多結晶シリコン５に達するコンタクトホールを形成する。コンタクトホールの中にはタングステンサイドウォール９、シリコン酸化膜サイドウォール１０、抵抗体１１があり、抵抗体の上には電極１２を配置することで上下方向に縦長の抵抗体１１とする。 （もっと読む）