半導体装置
【課題】半導体装置の信頼性を確保する。
【解決手段】基板と、基板に埋め込まれ、複数の開口部を有する絶縁膜と、複数の開口部内に位置する基板に設けられた複数のダミー拡散層２０と、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子１０と、抵抗素子形成領域４０において、絶縁膜上およびダミー拡散層２０上に設けられ、かつ第１方向に延伸する複数のダミー抵抗素子１２と、を備え、ダミー抵抗素子１２は、平面視で、第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。
【解決手段】基板と、基板に埋め込まれ、複数の開口部を有する絶縁膜と、複数の開口部内に位置する基板に設けられた複数のダミー拡散層２０と、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子１０と、抵抗素子形成領域４０において、絶縁膜上およびダミー拡散層２０上に設けられ、かつ第１方向に延伸する複数のダミー抵抗素子１２と、を備え、ダミー抵抗素子１２は、平面視で、第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、複数の抵抗素子が形成される場合がある。例えば、特許文献１に記載の技術は、複数の可変抵抗素子を有する半導体記憶装置に関するものである。具体的には、複数の可変抵抗素子が形成されているメモリ領域に、ダミー素子を形成するというものである。これにより、可変抵抗素子の特性ばらつきを低減することができると記載されている。
【０００３】
また、例えば、特許文献２に記載の技術は、半導体基板上の素子分離膜上に形成されたポリ抵抗を有する半導体装置に関するものである。具体的には、抵抗素子と近接する位置に活性領域を形成することによって、素子分離膜において生じるディッシング現象を抑制することができると記載されている。ディッシング現象とは、素子分離膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する際に、素子分離膜の中央部において凹みが発生してしまうというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９０９８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に設けられた抵抗素子は、半導体基板と絶縁分離するため、半導体基板に設けられた素子分離膜上に形成されることがある。素子分離膜は、例えば、半導体基板をエッチングして形成した溝内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて絶縁膜を埋め込み、これをＣＭＰ法によって研磨することにより形成される。
【０００６】
しかし、素子分離膜には、ディッシング現象により、中央部分に凹みが発生してしまう場合がある。ディッシング現象が発生すると、素子分離膜上に形成される抵抗素子の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に低下してしまう。
【０００７】
また、素子分離膜を埋め込む溝を形成するために半導体基板をエッチングする工程において、半導体基板が十分にエッチングされず、半導体基板の溝内にエッチング残りが生じてしまう場合がある。このエッチング残りが生じると、溝内に埋め込まれた素子分離膜上に半導体基板が露出し、素子分離膜上に形成された抵抗素子と半導体基板との間でショートが発生してしまうことがあった。
このように、半導体装置の信頼性を確保することは困難となっていた。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、
前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、
前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、
抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子と、
前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第１方向に延伸する複数のダミー抵抗素子と、
を備え、
前記ダミー抵抗素子は、平面視で、前記第１方向と前記基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置が提供される。
【０００９】
本発明によれば、基板には複数のダミー拡散層が設けられている。また、抵抗素子形成領域に設けられたダミー抵抗素子は、平面視で第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層と重なっている。
これにより、絶縁膜が形成される領域は縮小する。このため、絶縁膜形成における製造条件のばらつきを抑制することができる。従って、ディッシング現象の発生を抑制することができる。
【００１０】
また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子と重なる領域において、第２方向に並ぶ少なくとも二つのダミー拡散層を有している。このため、例えばダミー抵抗素子下に一つのダミー拡散層を設ける場合と比較して、ダミー拡散層が均一に配置されることとなる。従って、半導体基板の溝内におけるエッチング残りの発生を低減することができる。
よって、半導体装置の信頼性を確保することができる。
【発明の効果】
【００１１】
本発明によれば、半導体装置の信頼性を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示す半導体装置を示す断面図である。
【図３】比較例に係る半導体装置を示す断面図である。
【図４】２５６階調のソースドライバＩＣのガンマ抵抗を示す図である。
【図５】２５６階調ソースドライバＩＣのガンマ特性を示すグラフである。
【図６】第２の実施形態に係る半導体装置を示す平面図である。
【図７】第３の実施形態に係る半導体装置を示す断面図である。
【図８】図７に示す半導体装置を示す回路図である。
【図９】ダミー拡散層の最小間隔に対するディッシング最大量と抵抗比精度の関係を示すグラフである。
【図１０】ダミー抵抗素子とダミー拡散層の重なり量に対するディッシング最大量と抵抗比精度の関係を示すグラフである。
【図１１】図１０におけるダミー抵抗素子とダミー拡散層の重なり量を説明する図である。
【図１２】図７に示す半導体装置の変形例に係る半導体装置を示す平面図である。
【図１３】第４の実施形態に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体装置１００を示す平面図であり、半導体装置１００の構成を模式的に示している。また、図２は、図１に示す半導体装置１００を示す断面図である。本実施形態に係る半導体装置１００は、基板２８と、素子分離膜２２と、複数のダミー拡散層２０と、複数の抵抗素子１０と、複数のダミー抵抗素子１２と、を備えている。複数の抵抗素子１０は、ソースドライバＩＣにおいて、デジタル信号をアナログ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路を構成するガンマ抵抗群である。
【００１５】
素子分離膜２２は、基板２８に埋め込まれている。また、素子分離膜２２は、複数の開口部２６を有している。複数のダミー拡散層２０は、素子分離膜２２が有する複数の開口部２６内に位置する基板２８に設けられている。複数の抵抗素子１０は、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように素子分離膜２２上に設けられている。複数のダミー抵抗素子１２は、抵抗素子形成領域４０において、素子分離膜２２上およびダミー拡散層２０上に設けられている。抵抗素子１０およびダミー抵抗素子１２は、第１方向に延伸している。ダミー抵抗素子１２は、平面視で、第１方向と基板２８に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。なお、図１において、第１方向とは図中の上下方向を示す。また、図１において、第２方向とは図中の左右方向を示す。後述する図６、７、１２、１３において同様である。以下、半導体装置１００の構成について、詳細に説明する。
【００１６】
抵抗素子１０は、例えば抵抗素子形成領域４０中に２５５個形成され、ガンマ抵抗アレイを構成している。この場合には、２５６階調（８ｂｉｔ）のソースドライバＩＣを実現することができる。図４は、２５６階調のソースドライバＩＣのガンマ抵抗を示す図である。図４に示すように、抵抗素子１０は、ガンマ抵抗ＲＸとして機能し、ガンマ抵抗アレイを構成する。ソースドライバＩＣには、コモン電圧に対して液晶の劣化を抑えるためにプラスとマイナスの電圧を交互に印加（交流電圧を印加）する必要がある。このため、ガンマ抵抗アレイは、正極および負極のそれぞれに設けられる。
【００１７】
図４に示すように、抵抗素子１０が２５６階調ソースドライバＩＣのガンマ抵抗アレイを構成する場合、複数の抵抗素子１０を有する抵抗素子形成領域４０の大きさは、例えば２００μｍ×４００μｍ程度となる。また、抵抗分割数が増大することにより、高精度の抵抗比精度が必要とされることとなる。図４に示すソースドライバＩＣにおいては、例えば液晶駆動電圧１８Ｖに対し、約１５ｍＶ以下の高精度な抵抗比精度が求められる。
【００１８】
図５は、２５６階調ソースドライバＩＣのガンマ特性を示すグラフである。図５に示すように、ソースドライバＩＣを用いた液晶ディスプレイは、ソースドライバＩＣへの入力電圧の上昇に対し、表示輝度（明るさ）が正比例的ではなく、曲線的に上昇するという特性を有する。このような曲線的な釣鐘状のカーブをもつ特徴から、ガンマ抵抗ＲＸである抵抗素子１０は、数Ωから数ｋΩまでの様々な抵抗値に設計されることとなる。
【００１９】
また、図１に示すように、複数の抵抗素子１０を有するソースドライバＩＣのガンマ特性を微調整するため、外部から電圧を入力するための、ガンマ入力電源３４が設けられている。ガンマ入力電源３４は、ＶＸで表され、例えば図４に示すように、正極側にＶ１〜Ｖ１１、負極側にＶ１２〜Ｖ２２まで設けられる。
【００２０】
図１に示すように、複数の抵抗素子１０は、上記第２方向において同一の幅を有するように形成されており、例えば２μｍ以上４μｍ以下の幅を有する。また、上記第１方向における長さについては、適宜変更することができる。これにより、抵抗素子１０の抵抗値が複数種類に設計される場合においても、抵抗素子１０の長さを変更することにより抵抗値を調整することができる。
このような構成とすることにより、各抵抗素子を同一の長さおよび幅を有するユニット抵抗として形成する場合と比較して、抵抗素子の数を低減することができる。これにより、抵抗素子同士を接続するための抵抗拡張領域や、抵抗素子同士を接続する配線を形成する必要がなくなり、抵抗素子形成領域の面積を低減することができる。
また、抵抗素子間を接続する配線が有する抵抗成分の影響を抑制することもでき、抵抗比精度を良好なものとすることができる。
【００２１】
また、図１に示すように、抵抗素子１０は、コンタクト５０を有している。複数の抵抗素子１０は、コンタクト５０および配線３０を介して互いに、および内部回路に接続されている。また、抵抗素子１０は、コンタクト５０を介して、電源配線３２および電源端子５２と接続している。各ガンマ入力電源３４は、電源配線３２および電源端子５２を介して抵抗素子１０に電圧を印加する。電源配線３２および電源端子５２はそれぞれ複数設けられており、それらに接続する各ガンマ入力電源３４に適切な電圧を印加することで、ガンマ特性を微調整し、図５に示す理想的なガンマ特性を実現することができる。
【００２２】
電源端子５２と抵抗素子１０を接続する電源配線３２は、抵抗分割比への影響をなくすため、数１０ｍΩ以下の抵抗を有するように設計する必要がある。このため、ガンマ入力電源３４に接続される抵抗素子１０は、電源端子５２に最も近い、抵抗素子形成領域４０の辺側に横並びに配置される。これにより、電源配線３２の長さを短くすることができ、電源配線３２の抵抗値が上昇してしまうことを防止することができる。
【００２３】
ダミー抵抗素子１２とは、抵抗素子形成領域４０に形成されている抵抗素子群のうち、コンタクト５０を有していないものを示している。すなわち、ダミー抵抗素子１２は、他の抵抗素子１０等と接続されていない。
抵抗素子形成領域４０に設けられたダミー抵抗素子１２は、抵抗素子１０の製造条件を均一にし、抵抗素子１０の抵抗比精度を確保するための機能を有する。
図１に示すように、各ガンマ入力電源３４間における抵抗素子群の長さＬは、ガンマ入力電源３４ごとに異なる。各ガンマ入力電源３４間における抵抗素子群の長さが異なると、各抵抗素子１０の製造条件にばらつきが発生し、抵抗素子１０の抵抗比精度を確保することができない場合がある。このため、ダミー抵抗素子１２を設けることによって、抵抗素子群の長さを調整し、抵抗素子１０の製造条件にばらつきが発生することを抑制する。
また、図１に示すように、抵抗素子１０およびダミー抵抗素子１２からなる抵抗素子群の外側にダミー抵抗素子１２を設けている。片側のみが他の抵抗素子１０またはダミー抵抗素子１２と隣接する場合と、両側において他の抵抗素子１０またはダミー抵抗素子１２と隣接する場合とでは、抵抗素子１０の製造条件は異なる。抵抗素子群の外側にダミー抵抗素子１２を設けることによって、複数の抵抗素子１０はいずれも、両側において他の抵抗素子１０またはダミー抵抗素子１２と隣接する。このようにして、抵抗素子１０の製造条件にばらつきが発生することが抑制される。
このように、ダミー抵抗素子１２を形成することによって、抵抗素子１０の抵抗比精度を良好なものとすることができる。
【００２４】
ダミー抵抗素子１２は、平面視で、第２方向に並ぶ二つのダミー拡散層２０と重なっている。また、ダミー抵抗素子１２は、平面視で、第１方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。ダミー拡散層２０が、ダミー抵抗素子１２と重なる領域において、複数に分離して設けられていることにより、複数のダミー拡散層２０を均一に配置することができる。
【００２５】
ダミー抵抗素子１２は、上記第２方向において抵抗素子１０と同一の幅を有するように形成されており、例えば２μｍ以上４μｍ以下の幅を有する。複数のダミー抵抗素子１２が占有する面積は、例えば抵抗素子１０およびダミー抵抗素子１２による抵抗素子群が占有する面積の４０％以上６０％以下である。また、抵抗素子１０およびダミー抵抗素子１２は、例えばポリシリコンによって構成される。ここで、隣接する二つの抵抗素子１０間の間隔、隣接する二つのダミー抵抗素子１２間の間隔、および隣接する抵抗素子１０とダミー抵抗素子１２との間隔は、互いに全て等しくすることができる。これにより、抵抗素子１０の抵抗比の精度を良好なものとすることができる。
【００２６】
図１に示すように、ダミー拡散層２０は、平面視で、ダミー抵抗素子１２と重なる領域に位置しており、抵抗素子形成領域４０の他の領域には位置していない。本実施形態の当該構成は、例えば、まず抵抗素子レイアウトを決定し、コンタクトを形成しない抵抗素子下にダミー拡散層２０を形成するように設計することによって容易に実現することができる。従って、半導体装置の製造プログラム等の構築が容易となる。
また、ダミー拡散層２０は、平面視でダミー抵抗素子１２と重なる領域において、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。このため、ダミー拡散層２０を均一に配置することができる。
【００２７】
ダミー拡散層２０は、基板２８の表面において、例えば１．２μｍ×１．２μｍの正方形の形状を有している。さらに、基板２８の表面において、抵抗素子領域４０に設けられている複数のダミー拡散層２０が占有する面積は、抵抗素子形成領域４０の面積の２０％以上４０％以下である。抵抗素子形成領域４０に対する複数のダミー拡散層２０の面積占有率が２０％以上である場合、ディッシング現象の発生を抑制するうえで好ましい。
【００２８】
ダミー拡散層２０の一部は、抵抗素子形成領域４０の外側に位置している。また、抵抗素子形成領域４０の外側に位置するダミー拡散層２０は、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。これにより、ディッシング現象の発生を抑えつつ、ダミー拡散層２０を均一に配置することができる。
さらに、抵抗素子形成領域４０の外側に位置するダミー拡散層２０は、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が、平面視でダミー抵抗素子１２と重なる領域に位置する互いに隣接する二つのダミー拡散層２０が有する間隔と等しい間隔となるように配置されている。このため、ダミー拡散層２０を均一に配置することができる。また、ダミー拡散層２０の設計が容易となる。
【００２９】
次に、本実施形態の効果を説明する。
図３は、比較例に係る半導体装置を示す断面図である。基板２８に埋め込まれる素子分離膜２２は、例えば基板２８をエッチングして形成した溝２７に、ＣＶＤ法等を用いて絶縁膜を埋め込み、これをＣＭＰ法によって研磨することにより形成される。
このとき、素子分離膜２２が形成される領域が大きいと、素子分離膜２２の各部分において製造条件のばらつきが発生する。例えば、ＣＭＰ法により研磨する工程において、絶縁膜の研磨速度が局所的に速くなる。このため、図３に示すように、基板２８の中央部分に凹みが生じる、ディッシング現象が発生する。ディッシング現象が発生すると、素子分離膜２２上に形成される抵抗素子１０の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に悪化してしまう。
【００３０】
また、基板２８をエッチングする際に、基板２８が十分にエッチングされず、基板２８の溝２７内にエッチング残り２４が生じてしまう場合がある。溝２７内にエッチング残り２４が生じると、溝２７内に埋め込まれた素子分離膜２２上に基板２８の一部が露出してしまう。このため、素子分離膜２２上に形成された抵抗素子１０と、基板２８との間でショートが発生してしまう。
さらに、素子分離膜２２にディッシング現象が生じることにより、素子分離膜２２の膜厚が薄くなるため、エッチング残り２４が素子分離膜２２上に露出しやすくなる。よって、抵抗素子１０と基板２８との間のショートがより発生しやすくなる。
【００３１】
本実施形態によれば、基板２８にはダミー拡散層２０が設けられている。また、抵抗素子形成領域４０に設けられたダミー抵抗素子１２は、平面視で第１方向と基板２８に垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。
これにより、抵抗素子形成領域４０中における、素子分離膜２２が形成される領域は縮小する。このため、素子分離膜２２の製造における製造条件のばらつきを抑制することができる。従って、素子分離膜２２においてディッシング現象が発生することが抑制される。
【００３２】
また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝２７内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子１２と重なる領域において、第２方向に並ぶ少なくとも二つのダミー拡散層２０を有している。このため、例えばダミー抵抗素子１２下に一つのダミー拡散層２０を設ける場合と比較して、抵抗素子形成領域４０内においてダミー拡散層２０を均一に配置することができる。従って、基板２８の溝２７内におけるエッチング残り２４の発生を低減することができる。
このように、半導体装置の信頼性を確保することができる。
【００３３】
さらに、本実施形態によれば、ダミー拡散層２０は、平面視で抵抗素子１０と重なる領域に形成されていない。このため、ダミー拡散層２０と素子分離膜２２との境界に発生してしまう段差の影響を受けて、抵抗素子１０の加工精度が悪化することを抑制できる。従って、抵抗素子１０の抵抗比精度を良好に保つことができる。
【００３４】
図６は、第２の実施形態に係る半導体装置１０２を示す平面図であって、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置１０２は、引き出し部１８が設けられている点を除いて、第１の実施形態に係る半導体装置１００と同様である。
【００３５】
引き出し部１８は、抵抗素子１０から第２方向へ突出した凸部からなる。引き出し部１８の一部には、コンタクト５４が設けられており、抵抗素子１０と内部回路を接続する。このため、抵抗素子１０間に設けられ、かつ抵抗素子１０を内部回路へ接続する配線３０を少なくすることができ、配線３０の抵抗成分の影響を低減することができる。
【００３６】
また、引き出し部１８は、抵抗素子１０に流れる電流の主経路から外れた位置に形成されている。このため、引き出し部１８上にコンタクト５４を形成する際に、電流の主経路となる部分がエッチング等による影響を受けることがない。このため、抵抗素子１０の抵抗比精度が悪化してしまうことを抑制することができる。
【００３７】
また、図６に示すように、低抵抗のガンマ抵抗群を構成する抵抗素子１６に設けられている引き出し部１８上には、コンタクト５４が形成されている。このため、引き出し部１８は、ガンマ電極引き出し部として機能する。一方で、高抵抗のガンマ抵抗を構成する抵抗素子１４に設けられている引き出し部１８上には、コンタクト５４が形成されていない。
引き出し部１８は、複数の抵抗素子１０に対し、一定の間隔をもって形成される。これは、複数の抵抗素子１０間における形状の違いに起因して、抵抗素子１０の抵抗比精度が悪化することを抑制するためである。
しかし、高抵抗のガンマ抵抗を構成する抵抗素子１４は、引き出し部１８間の間隔よりも長い、一定の長さを要する場合がある。このため、抵抗素子１４は、コンタクト５４を有さず、ガンマ電極引き出し部として機能しない引き出し部１８を有することとなる。
本実施形態において、抵抗素子１４に、コンタクト５４が形成されていない引き出し部１８を形成している。これにより、抵抗素子１４と抵抗素子１６との間に形状の違いが生じることを防止する。従って、抵抗素子１０の抵抗比精度を良好なものとすることができる。
【００３８】
引き出し部１８は、抵抗素子形成領域４０において複数形成されている。一の引き出し部１８と、他の引き出し部１８との間には、ダミー抵抗素子１２およびダミー拡散層２０が形成されている。これにより、抵抗素子１０の製造条件のばらつきを抑制することができる。また、抵抗素子形成領域４０の面積に対する、複数のダミー拡散層２０の面積占有率を向上することができる。従って、抵抗素子形成領域４０におけるディッシング現象の発生を抑制することができる。
【００３９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４０】
図７は、第３の実施形態に係る半導体装置１０４を示す平面図であって、第１の実施形態に係る図１に対応している。また、図８は、図７に示す半導体装置１０４を示す回路図である。本実施形態に係る半導体装置１０４は、ＥＳＤ保護素子が形成されている点を除いて、第２の実施形態に係る半導体装置１０２と同様である。
【００４１】
ソースドライバＩＣにおいて、ガンマ入力電源ＶＸは外部出力端子である。このため、ソースドライバＩＣを構成する回路中には、ＥＳＤ保護素子が設けられる。ＥＳＤ保護素子は、外部からのＥＳＤ（静電気）放電から回路を保護するために設けられる。
本実施形態において、図８に示すように、例えばガンマ入力電源３４とＶＤＤ電極との間にはＶＤＤ側ＥＳＤ保護素子が、ガンマ入力電源３４とＶＳＳ電極との間にはＶＳＳ側ＥＳＤ保護素子が設けられている。
【００４２】
また、本実施形態において、ガンマ入力電源３４と内部回路との間には、ＥＳＤ保護抵抗ＲＥＳＤとして機能する抵抗素子６２が設けられている。ＥＳＤ保護抵抗ＲＥＳＤを、ガンマ入力電源ＶＸとガンマ抵抗ＲＸとの間に形成すると、ガンマ入力電源ＶＸとガンマ抵抗ＲＸとの間に電圧降下が発生し、抵抗分割比に誤差が生じてしまう。このため、図８に示すように、ＥＳＤ保護抵抗ＲＥＳＤとして機能する抵抗素子６２は、ガンマ抵抗ＲＸとして機能する抵抗素子６０と内部回路との間に形成される。
ここで、ガンマ抵抗ＲＸは、ＥＳＤ保護素子として寄与することができる。すなわち、図８に示すように、ガンマ入力電源３４と内部回路との間に位置する抵抗素子６０と抵抗素子６２が、ＥＳＤ保護抵抗８０として機能することとなる。このため、ガンマ入力電源３４と各内部回路との間に位置する、ガンマ抵抗ＲＸとして機能する抵抗素子６０の抵抗値が、ＥＳＤ保護抵抗として必要な値以上である場合には、ガンマ入力電源３４と内部回路との間には、抵抗素子６２は形成されないこととなる。
【００４３】
図７に示すように、抵抗素子形成領域４０に設けられている複数の抵抗素子１０は、ガンマ抵抗ＲＸとしての抵抗素子６０と、ＥＳＤ保護抵抗ＲＥＳＤとしての抵抗素子６２を構成する。抵抗素子６２の配置は、抵抗素子６０の抵抗比には影響を与えない。このため、抵抗素子６２は、抵抗素子形成領域４０内の任意の位置に配置することができる。これにより、抵抗素子６２と抵抗素子６０との空きスペースに配置されるダミー抵抗素子１２を、一定の自由度をもって抵抗素子形成領域４０内に配置することが可能となる。従って、抵抗素子形成領域４０内における、数μｍ角の小面積に分割された複数の領域について、ダミー拡散層２０の面積占有率を平準化することができる。よって、ディッシング現象を抑制することが可能となる。
【００４４】
図９は、ダミー拡散層の最小間隔に対するディッシング最大量と抵抗比精度の関係を示すグラフである。ここで、図９におけるダミー拡散層の最小間隔は、ウェハ表面のダミー拡散層が配置されていない領域を複数の矩形形状で分割し、各矩形形状における最小方向（Ｘ方向またはＹ方向）の長さのうち、最大のものと定義される。図９では、本実施形態に係る半導体装置１０４、および比較例に係る半導体装置における、ディッシング最大量および抵抗比精度を示している。また、図９における抵抗比精度は、抵抗素子形成領域４０に設けられた複数の抵抗素子１０からなる総ガンマ抵抗の両端に、１８Ｖの電圧を印加した状態での抵抗比精度（ｍＶ）を示している。
【００４５】
比較例に係る半導体装置（図示せず）は、抵抗素子形成領域４０内にダミー拡散層２０を設けていない点を除いて、本実施形態に係る半導体装置１０４と同様の構成を有する。比較例において、ダミー拡散層２０の最小間隔ＸＡＡは、抵抗素子形成領域４０の外側に位置するダミー拡散層２０によって定義される。このとき、ＸＡＡは、１７０μｍ程度である。このため、素子分離膜２２を形成する領域は大きくなり、ディッシング最大量は、１０００Å程度の大きい値を有することとなる。これに伴い、抵抗比精度は、２０ｍＶ程度の大きい値を有することとなる。
【００４６】
一方で、本実施形態に係る半導体装置１０４は、抵抗素子形成領域４０内にダミー拡散層２０が設けられている。本実施形態に係る半導体装置１０４において、ダミー拡散層２０の最小間隔は、３０μｍ程度となる。このように、本実施形態におけるダミー拡散層２０の最小間隔は、上述した比較例と比べて、１／６程度の値をとる。また、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は、３０％程度まで向上する。このため、素子分離膜２２を形成する領域は小さくなり、ディッシング最大量は、１００Å程度まで低減する。また、抵抗比精度も、１０ｍＶ程度と良好な値をとる。
【００４７】
図１０は、ダミー抵抗素子とダミー拡散層の重なり量に対するディッシング最大量と抵抗比精度の関係を示すグラフである。図１１は、図１０におけるダミー抵抗素子とダミー拡散層の重なり量を説明する図である。図１０におけるダミー抵抗素子とダミー拡散層の重なり量Ｘは、図１１に示すように、ダミー拡散層２０が平面視でダミー抵抗素子１２の内側に位置しており、かつダミー拡散層２０の縁がダミー抵抗素子１２の縁と重なっている場合を０とする。そして、ダミー拡散層２０が、ダミー抵抗素子１２の縁からダミー抵抗素子１２の外側へ向かう程、重なり量Ｘは減少する。また、ダミー拡散層２０が、ダミー抵抗素子１２の縁からダミー抵抗素子１２の内側へ向かう程、重なり量Ｘは増大する。
【００４８】
ダミー抵抗素子とダミー拡散層の重なり量Ｘが減少すると、上述したダミー拡散層の最小間隔ＸＡＡは減少する。これにより、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は向上し、ディッシング最大量は減少する。一方で、ダミー抵抗素子１２の縁部がダミー拡散層２０上に重なることとなるため、ダミー抵抗素子１２の加工精度が悪化してしまう。ダミー抵抗素子１２における加工精度の悪化は、ダミー抵抗素子１２と隣接する抵抗素子１０の加工精度にも影響する。このため、抵抗素子１０の膜厚にばらつきが生じたり、抵抗素子１０の製造におけるエッチング時の加工精度が悪化したりし、抵抗素子１０の抵抗比精度は悪化する。
これに対し、ダミー抵抗素子とダミー拡散層の重なり量Ｘが増大すると、上述したダミー拡散層の最小間隔ＸＡＡは増大する。このため、ディッシング最大量が増大する一方で、抵抗素子１０の抵抗比精度は良好となる。
【００４９】
本実施形態に係る半導体装置１０４において、ダミー抵抗素子とダミー拡散層の重なり量Ｘは、０．４μｍである。図１０に示すように、ダミー抵抗素子とダミー拡散層の重なり量Ｘが０．３μｍ以上の場合に、抵抗比精度は安定している。一方で、抵抗素子１０の製造において、エッチング時の加工精度のばらつきが０．１μｍ程度生じる。このため、ダミー抵抗素子とダミー拡散層の重なり量Ｘを０．４μｍとすることで、１０ｍＶ程度の安定した抵抗比精度を実現しつつ、ディッシング最大量を抑えることができる。
また、ＬＣＤソースドライバＩＣにおいて、抵抗比精度が約１５ｍＶ以下である場合に、画像ばらつきが目で確認されないレベルとなる。従って、本実施形態によれば、抵抗比精度を１０ｍＶ程度とすることができ、高精細なＬＣＤソースドライバＩＣを実現することができる。
なお、ダミー抵抗素子とダミー拡散層の重なり量Ｘは、ディッシング現象の発生の抑制や、抵抗比精度の向上、基板のエッチング時におけるエッチング残りの発生の抑制等を考慮して、最適な値をとるように適宜設計することができる。
【００５０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００５１】
図１２は、図７に示す半導体装置１０４の変形例に係る半導体装置１０６を示す平面図である。半導体装置１０６は、ダミー抵抗素子１２と重なる領域に設けられるダミー拡散層２０が第１方向および第２方向において互いに分離していないことを除いて、半導体装置１０４と同様の構成を有する。第３の実施形態に係る半導体装置１０４は、半導体装置１０６のような構成を有していてもよい。
【００５２】
図１３は、第４の実施形態に係る半導体装置１０８を示す平面図であって、第３の実施形態に係る図７に対応している。本実施形態に係る半導体装置１０８は、ダミー拡散層２０の構成を除いて、第３の実施形態に係る半導体装置１０４と同様の構成を有する。
【００５３】
本実施形態において、ダミー拡散層２０の一部は、平面視で、隣接する二つのダミー抵抗素子１２間に位置している。複数のダミー拡散層２０は、平面視でダミー抵抗素子１２と重なる領域、およびその相互間に位置する領域において、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。
【００５４】
また、本実施形態において、ダミー拡散層２０の一部は、平面視で、隣接する抵抗素子１０とダミー抵抗素子１２との間に位置していてもよい。この場合、平面視におけるダミー拡散層２０と抵抗素子１０との間隔は、例えば１μｍ以上であることが好ましい。平面視におけるダミー拡散層２０と抵抗素子１０との間隔を１μｍ以上に保つことで、ダミー拡散層２０の影響により抵抗素子１０の加工精度が悪化することを抑制できる。従って、抵抗素子１０の抵抗比精度を良好に保つことができる。
【００５５】
本実施形態においても、第３の実施形態と同様の効果を得ることができる。また、ダミー拡散層２０の一部は、平面視で、隣接する二つのダミー抵抗素子１２間に位置している。このため、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率を向上させることができる。従って、ディッシング現象の発生を抑制することができる。本実施形態に係る半導体装置１０８によれば、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は、第３の実施形態と比べて５〜１５％程度向上する。
【００５６】
以上、図面を参照して本発明の実施形態について述べたが、これえらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５７】
１０ 抵抗素子
１２ ダミー抵抗素子
１４ 抵抗素子
１６ 抵抗素子
１８ 引き出し部
２０ ダミー拡散層
２２ 素子分離膜
２４ エッチング残り
２６ 開口部
２７ 溝
２８ 基板
３０ 配線
３２ 電源配線
３４ ガンマ入力電源
４０ 抵抗素子形成領域
５０ コンタクト
５２ 電源端子
５４ コンタクト
６０ 抵抗素子
６２ 抵抗素子
８０ ＥＳＤ保護抵抗
１００ 半導体装置
１０２ 半導体装置
１０４ 半導体装置
１０６ 半導体装置
１０８ 半導体装置
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、複数の抵抗素子が形成される場合がある。例えば、特許文献１に記載の技術は、複数の可変抵抗素子を有する半導体記憶装置に関するものである。具体的には、複数の可変抵抗素子が形成されているメモリ領域に、ダミー素子を形成するというものである。これにより、可変抵抗素子の特性ばらつきを低減することができると記載されている。
【０００３】
また、例えば、特許文献２に記載の技術は、半導体基板上の素子分離膜上に形成されたポリ抵抗を有する半導体装置に関するものである。具体的には、抵抗素子と近接する位置に活性領域を形成することによって、素子分離膜において生じるディッシング現象を抑制することができると記載されている。ディッシング現象とは、素子分離膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する際に、素子分離膜の中央部において凹みが発生してしまうというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９０９８号公報
【特許文献２】特開２００２−２６１２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に設けられた抵抗素子は、半導体基板と絶縁分離するため、半導体基板に設けられた素子分離膜上に形成されることがある。素子分離膜は、例えば、半導体基板をエッチングして形成した溝内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて絶縁膜を埋め込み、これをＣＭＰ法によって研磨することにより形成される。
【０００６】
しかし、素子分離膜には、ディッシング現象により、中央部分に凹みが発生してしまう場合がある。ディッシング現象が発生すると、素子分離膜上に形成される抵抗素子の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に低下してしまう。
【０００７】
また、素子分離膜を埋め込む溝を形成するために半導体基板をエッチングする工程において、半導体基板が十分にエッチングされず、半導体基板の溝内にエッチング残りが生じてしまう場合がある。このエッチング残りが生じると、溝内に埋め込まれた素子分離膜上に半導体基板が露出し、素子分離膜上に形成された抵抗素子と半導体基板との間でショートが発生してしまうことがあった。
このように、半導体装置の信頼性を確保することは困難となっていた。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、
前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、
前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、
抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子と、
前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第１方向に延伸する複数のダミー抵抗素子と、
を備え、
前記ダミー抵抗素子は、平面視で、前記第１方向と前記基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置が提供される。
【０００９】
本発明によれば、基板には複数のダミー拡散層が設けられている。また、抵抗素子形成領域に設けられたダミー抵抗素子は、平面視で第１方向と基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層と重なっている。
これにより、絶縁膜が形成される領域は縮小する。このため、絶縁膜形成における製造条件のばらつきを抑制することができる。従って、ディッシング現象の発生を抑制することができる。
【００１０】
また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子と重なる領域において、第２方向に並ぶ少なくとも二つのダミー拡散層を有している。このため、例えばダミー抵抗素子下に一つのダミー拡散層を設ける場合と比較して、ダミー拡散層が均一に配置されることとなる。従って、半導体基板の溝内におけるエッチング残りの発生を低減することができる。
よって、半導体装置の信頼性を確保することができる。
【発明の効果】
【００１１】
本発明によれば、半導体装置の信頼性を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示す半導体装置を示す断面図である。
【図３】比較例に係る半導体装置を示す断面図である。
【図４】２５６階調のソースドライバＩＣのガンマ抵抗を示す図である。
【図５】２５６階調ソースドライバＩＣのガンマ特性を示すグラフである。
【図６】第２の実施形態に係る半導体装置を示す平面図である。
【図７】第３の実施形態に係る半導体装置を示す断面図である。
【図８】図７に示す半導体装置を示す回路図である。
【図９】ダミー拡散層の最小間隔に対するディッシング最大量と抵抗比精度の関係を示すグラフである。
【図１０】ダミー抵抗素子とダミー拡散層の重なり量に対するディッシング最大量と抵抗比精度の関係を示すグラフである。
【図１１】図１０におけるダミー抵抗素子とダミー拡散層の重なり量を説明する図である。
【図１２】図７に示す半導体装置の変形例に係る半導体装置を示す平面図である。
【図１３】第４の実施形態に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体装置１００を示す平面図であり、半導体装置１００の構成を模式的に示している。また、図２は、図１に示す半導体装置１００を示す断面図である。本実施形態に係る半導体装置１００は、基板２８と、素子分離膜２２と、複数のダミー拡散層２０と、複数の抵抗素子１０と、複数のダミー抵抗素子１２と、を備えている。複数の抵抗素子１０は、ソースドライバＩＣにおいて、デジタル信号をアナログ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路を構成するガンマ抵抗群である。
【００１５】
素子分離膜２２は、基板２８に埋め込まれている。また、素子分離膜２２は、複数の開口部２６を有している。複数のダミー拡散層２０は、素子分離膜２２が有する複数の開口部２６内に位置する基板２８に設けられている。複数の抵抗素子１０は、抵抗素子形成領域４０において、平面視でダミー拡散層２０と重ならないように素子分離膜２２上に設けられている。複数のダミー抵抗素子１２は、抵抗素子形成領域４０において、素子分離膜２２上およびダミー拡散層２０上に設けられている。抵抗素子１０およびダミー抵抗素子１２は、第１方向に延伸している。ダミー抵抗素子１２は、平面視で、第１方向と基板２８に水平な面内において垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。なお、図１において、第１方向とは図中の上下方向を示す。また、図１において、第２方向とは図中の左右方向を示す。後述する図６、７、１２、１３において同様である。以下、半導体装置１００の構成について、詳細に説明する。
【００１６】
抵抗素子１０は、例えば抵抗素子形成領域４０中に２５５個形成され、ガンマ抵抗アレイを構成している。この場合には、２５６階調（８ｂｉｔ）のソースドライバＩＣを実現することができる。図４は、２５６階調のソースドライバＩＣのガンマ抵抗を示す図である。図４に示すように、抵抗素子１０は、ガンマ抵抗ＲＸとして機能し、ガンマ抵抗アレイを構成する。ソースドライバＩＣには、コモン電圧に対して液晶の劣化を抑えるためにプラスとマイナスの電圧を交互に印加（交流電圧を印加）する必要がある。このため、ガンマ抵抗アレイは、正極および負極のそれぞれに設けられる。
【００１７】
図４に示すように、抵抗素子１０が２５６階調ソースドライバＩＣのガンマ抵抗アレイを構成する場合、複数の抵抗素子１０を有する抵抗素子形成領域４０の大きさは、例えば２００μｍ×４００μｍ程度となる。また、抵抗分割数が増大することにより、高精度の抵抗比精度が必要とされることとなる。図４に示すソースドライバＩＣにおいては、例えば液晶駆動電圧１８Ｖに対し、約１５ｍＶ以下の高精度な抵抗比精度が求められる。
【００１８】
図５は、２５６階調ソースドライバＩＣのガンマ特性を示すグラフである。図５に示すように、ソースドライバＩＣを用いた液晶ディスプレイは、ソースドライバＩＣへの入力電圧の上昇に対し、表示輝度（明るさ）が正比例的ではなく、曲線的に上昇するという特性を有する。このような曲線的な釣鐘状のカーブをもつ特徴から、ガンマ抵抗ＲＸである抵抗素子１０は、数Ωから数ｋΩまでの様々な抵抗値に設計されることとなる。
【００１９】
また、図１に示すように、複数の抵抗素子１０を有するソースドライバＩＣのガンマ特性を微調整するため、外部から電圧を入力するための、ガンマ入力電源３４が設けられている。ガンマ入力電源３４は、ＶＸで表され、例えば図４に示すように、正極側にＶ１〜Ｖ１１、負極側にＶ１２〜Ｖ２２まで設けられる。
【００２０】
図１に示すように、複数の抵抗素子１０は、上記第２方向において同一の幅を有するように形成されており、例えば２μｍ以上４μｍ以下の幅を有する。また、上記第１方向における長さについては、適宜変更することができる。これにより、抵抗素子１０の抵抗値が複数種類に設計される場合においても、抵抗素子１０の長さを変更することにより抵抗値を調整することができる。
このような構成とすることにより、各抵抗素子を同一の長さおよび幅を有するユニット抵抗として形成する場合と比較して、抵抗素子の数を低減することができる。これにより、抵抗素子同士を接続するための抵抗拡張領域や、抵抗素子同士を接続する配線を形成する必要がなくなり、抵抗素子形成領域の面積を低減することができる。
また、抵抗素子間を接続する配線が有する抵抗成分の影響を抑制することもでき、抵抗比精度を良好なものとすることができる。
【００２１】
また、図１に示すように、抵抗素子１０は、コンタクト５０を有している。複数の抵抗素子１０は、コンタクト５０および配線３０を介して互いに、および内部回路に接続されている。また、抵抗素子１０は、コンタクト５０を介して、電源配線３２および電源端子５２と接続している。各ガンマ入力電源３４は、電源配線３２および電源端子５２を介して抵抗素子１０に電圧を印加する。電源配線３２および電源端子５２はそれぞれ複数設けられており、それらに接続する各ガンマ入力電源３４に適切な電圧を印加することで、ガンマ特性を微調整し、図５に示す理想的なガンマ特性を実現することができる。
【００２２】
電源端子５２と抵抗素子１０を接続する電源配線３２は、抵抗分割比への影響をなくすため、数１０ｍΩ以下の抵抗を有するように設計する必要がある。このため、ガンマ入力電源３４に接続される抵抗素子１０は、電源端子５２に最も近い、抵抗素子形成領域４０の辺側に横並びに配置される。これにより、電源配線３２の長さを短くすることができ、電源配線３２の抵抗値が上昇してしまうことを防止することができる。
【００２３】
ダミー抵抗素子１２とは、抵抗素子形成領域４０に形成されている抵抗素子群のうち、コンタクト５０を有していないものを示している。すなわち、ダミー抵抗素子１２は、他の抵抗素子１０等と接続されていない。
抵抗素子形成領域４０に設けられたダミー抵抗素子１２は、抵抗素子１０の製造条件を均一にし、抵抗素子１０の抵抗比精度を確保するための機能を有する。
図１に示すように、各ガンマ入力電源３４間における抵抗素子群の長さＬは、ガンマ入力電源３４ごとに異なる。各ガンマ入力電源３４間における抵抗素子群の長さが異なると、各抵抗素子１０の製造条件にばらつきが発生し、抵抗素子１０の抵抗比精度を確保することができない場合がある。このため、ダミー抵抗素子１２を設けることによって、抵抗素子群の長さを調整し、抵抗素子１０の製造条件にばらつきが発生することを抑制する。
また、図１に示すように、抵抗素子１０およびダミー抵抗素子１２からなる抵抗素子群の外側にダミー抵抗素子１２を設けている。片側のみが他の抵抗素子１０またはダミー抵抗素子１２と隣接する場合と、両側において他の抵抗素子１０またはダミー抵抗素子１２と隣接する場合とでは、抵抗素子１０の製造条件は異なる。抵抗素子群の外側にダミー抵抗素子１２を設けることによって、複数の抵抗素子１０はいずれも、両側において他の抵抗素子１０またはダミー抵抗素子１２と隣接する。このようにして、抵抗素子１０の製造条件にばらつきが発生することが抑制される。
このように、ダミー抵抗素子１２を形成することによって、抵抗素子１０の抵抗比精度を良好なものとすることができる。
【００２４】
ダミー抵抗素子１２は、平面視で、第２方向に並ぶ二つのダミー拡散層２０と重なっている。また、ダミー抵抗素子１２は、平面視で、第１方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。ダミー拡散層２０が、ダミー抵抗素子１２と重なる領域において、複数に分離して設けられていることにより、複数のダミー拡散層２０を均一に配置することができる。
【００２５】
ダミー抵抗素子１２は、上記第２方向において抵抗素子１０と同一の幅を有するように形成されており、例えば２μｍ以上４μｍ以下の幅を有する。複数のダミー抵抗素子１２が占有する面積は、例えば抵抗素子１０およびダミー抵抗素子１２による抵抗素子群が占有する面積の４０％以上６０％以下である。また、抵抗素子１０およびダミー抵抗素子１２は、例えばポリシリコンによって構成される。ここで、隣接する二つの抵抗素子１０間の間隔、隣接する二つのダミー抵抗素子１２間の間隔、および隣接する抵抗素子１０とダミー抵抗素子１２との間隔は、互いに全て等しくすることができる。これにより、抵抗素子１０の抵抗比の精度を良好なものとすることができる。
【００２６】
図１に示すように、ダミー拡散層２０は、平面視で、ダミー抵抗素子１２と重なる領域に位置しており、抵抗素子形成領域４０の他の領域には位置していない。本実施形態の当該構成は、例えば、まず抵抗素子レイアウトを決定し、コンタクトを形成しない抵抗素子下にダミー拡散層２０を形成するように設計することによって容易に実現することができる。従って、半導体装置の製造プログラム等の構築が容易となる。
また、ダミー拡散層２０は、平面視でダミー抵抗素子１２と重なる領域において、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。このため、ダミー拡散層２０を均一に配置することができる。
【００２７】
ダミー拡散層２０は、基板２８の表面において、例えば１．２μｍ×１．２μｍの正方形の形状を有している。さらに、基板２８の表面において、抵抗素子領域４０に設けられている複数のダミー拡散層２０が占有する面積は、抵抗素子形成領域４０の面積の２０％以上４０％以下である。抵抗素子形成領域４０に対する複数のダミー拡散層２０の面積占有率が２０％以上である場合、ディッシング現象の発生を抑制するうえで好ましい。
【００２８】
ダミー拡散層２０の一部は、抵抗素子形成領域４０の外側に位置している。また、抵抗素子形成領域４０の外側に位置するダミー拡散層２０は、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。これにより、ディッシング現象の発生を抑えつつ、ダミー拡散層２０を均一に配置することができる。
さらに、抵抗素子形成領域４０の外側に位置するダミー拡散層２０は、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が、平面視でダミー抵抗素子１２と重なる領域に位置する互いに隣接する二つのダミー拡散層２０が有する間隔と等しい間隔となるように配置されている。このため、ダミー拡散層２０を均一に配置することができる。また、ダミー拡散層２０の設計が容易となる。
【００２９】
次に、本実施形態の効果を説明する。
図３は、比較例に係る半導体装置を示す断面図である。基板２８に埋め込まれる素子分離膜２２は、例えば基板２８をエッチングして形成した溝２７に、ＣＶＤ法等を用いて絶縁膜を埋め込み、これをＣＭＰ法によって研磨することにより形成される。
このとき、素子分離膜２２が形成される領域が大きいと、素子分離膜２２の各部分において製造条件のばらつきが発生する。例えば、ＣＭＰ法により研磨する工程において、絶縁膜の研磨速度が局所的に速くなる。このため、図３に示すように、基板２８の中央部分に凹みが生じる、ディッシング現象が発生する。ディッシング現象が発生すると、素子分離膜２２上に形成される抵抗素子１０の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に悪化してしまう。
【００３０】
また、基板２８をエッチングする際に、基板２８が十分にエッチングされず、基板２８の溝２７内にエッチング残り２４が生じてしまう場合がある。溝２７内にエッチング残り２４が生じると、溝２７内に埋め込まれた素子分離膜２２上に基板２８の一部が露出してしまう。このため、素子分離膜２２上に形成された抵抗素子１０と、基板２８との間でショートが発生してしまう。
さらに、素子分離膜２２にディッシング現象が生じることにより、素子分離膜２２の膜厚が薄くなるため、エッチング残り２４が素子分離膜２２上に露出しやすくなる。よって、抵抗素子１０と基板２８との間のショートがより発生しやすくなる。
【００３１】
本実施形態によれば、基板２８にはダミー拡散層２０が設けられている。また、抵抗素子形成領域４０に設けられたダミー抵抗素子１２は、平面視で第１方向と基板２８に垂直な第２方向に並ぶ少なくとも二つのダミー拡散層２０と重なっている。
これにより、抵抗素子形成領域４０中における、素子分離膜２２が形成される領域は縮小する。このため、素子分離膜２２の製造における製造条件のばらつきを抑制することができる。従って、素子分離膜２２においてディッシング現象が発生することが抑制される。
【００３２】
また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝２７内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子１２と重なる領域において、第２方向に並ぶ少なくとも二つのダミー拡散層２０を有している。このため、例えばダミー抵抗素子１２下に一つのダミー拡散層２０を設ける場合と比較して、抵抗素子形成領域４０内においてダミー拡散層２０を均一に配置することができる。従って、基板２８の溝２７内におけるエッチング残り２４の発生を低減することができる。
このように、半導体装置の信頼性を確保することができる。
【００３３】
さらに、本実施形態によれば、ダミー拡散層２０は、平面視で抵抗素子１０と重なる領域に形成されていない。このため、ダミー拡散層２０と素子分離膜２２との境界に発生してしまう段差の影響を受けて、抵抗素子１０の加工精度が悪化することを抑制できる。従って、抵抗素子１０の抵抗比精度を良好に保つことができる。
【００３４】
図６は、第２の実施形態に係る半導体装置１０２を示す平面図であって、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置１０２は、引き出し部１８が設けられている点を除いて、第１の実施形態に係る半導体装置１００と同様である。
【００３５】
引き出し部１８は、抵抗素子１０から第２方向へ突出した凸部からなる。引き出し部１８の一部には、コンタクト５４が設けられており、抵抗素子１０と内部回路を接続する。このため、抵抗素子１０間に設けられ、かつ抵抗素子１０を内部回路へ接続する配線３０を少なくすることができ、配線３０の抵抗成分の影響を低減することができる。
【００３６】
また、引き出し部１８は、抵抗素子１０に流れる電流の主経路から外れた位置に形成されている。このため、引き出し部１８上にコンタクト５４を形成する際に、電流の主経路となる部分がエッチング等による影響を受けることがない。このため、抵抗素子１０の抵抗比精度が悪化してしまうことを抑制することができる。
【００３７】
また、図６に示すように、低抵抗のガンマ抵抗群を構成する抵抗素子１６に設けられている引き出し部１８上には、コンタクト５４が形成されている。このため、引き出し部１８は、ガンマ電極引き出し部として機能する。一方で、高抵抗のガンマ抵抗を構成する抵抗素子１４に設けられている引き出し部１８上には、コンタクト５４が形成されていない。
引き出し部１８は、複数の抵抗素子１０に対し、一定の間隔をもって形成される。これは、複数の抵抗素子１０間における形状の違いに起因して、抵抗素子１０の抵抗比精度が悪化することを抑制するためである。
しかし、高抵抗のガンマ抵抗を構成する抵抗素子１４は、引き出し部１８間の間隔よりも長い、一定の長さを要する場合がある。このため、抵抗素子１４は、コンタクト５４を有さず、ガンマ電極引き出し部として機能しない引き出し部１８を有することとなる。
本実施形態において、抵抗素子１４に、コンタクト５４が形成されていない引き出し部１８を形成している。これにより、抵抗素子１４と抵抗素子１６との間に形状の違いが生じることを防止する。従って、抵抗素子１０の抵抗比精度を良好なものとすることができる。
【００３８】
引き出し部１８は、抵抗素子形成領域４０において複数形成されている。一の引き出し部１８と、他の引き出し部１８との間には、ダミー抵抗素子１２およびダミー拡散層２０が形成されている。これにより、抵抗素子１０の製造条件のばらつきを抑制することができる。また、抵抗素子形成領域４０の面積に対する、複数のダミー拡散層２０の面積占有率を向上することができる。従って、抵抗素子形成領域４０におけるディッシング現象の発生を抑制することができる。
【００３９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４０】
図７は、第３の実施形態に係る半導体装置１０４を示す平面図であって、第１の実施形態に係る図１に対応している。また、図８は、図７に示す半導体装置１０４を示す回路図である。本実施形態に係る半導体装置１０４は、ＥＳＤ保護素子が形成されている点を除いて、第２の実施形態に係る半導体装置１０２と同様である。
【００４１】
ソースドライバＩＣにおいて、ガンマ入力電源ＶＸは外部出力端子である。このため、ソースドライバＩＣを構成する回路中には、ＥＳＤ保護素子が設けられる。ＥＳＤ保護素子は、外部からのＥＳＤ（静電気）放電から回路を保護するために設けられる。
本実施形態において、図８に示すように、例えばガンマ入力電源３４とＶＤＤ電極との間にはＶＤＤ側ＥＳＤ保護素子が、ガンマ入力電源３４とＶＳＳ電極との間にはＶＳＳ側ＥＳＤ保護素子が設けられている。
【００４２】
また、本実施形態において、ガンマ入力電源３４と内部回路との間には、ＥＳＤ保護抵抗ＲＥＳＤとして機能する抵抗素子６２が設けられている。ＥＳＤ保護抵抗ＲＥＳＤを、ガンマ入力電源ＶＸとガンマ抵抗ＲＸとの間に形成すると、ガンマ入力電源ＶＸとガンマ抵抗ＲＸとの間に電圧降下が発生し、抵抗分割比に誤差が生じてしまう。このため、図８に示すように、ＥＳＤ保護抵抗ＲＥＳＤとして機能する抵抗素子６２は、ガンマ抵抗ＲＸとして機能する抵抗素子６０と内部回路との間に形成される。
ここで、ガンマ抵抗ＲＸは、ＥＳＤ保護素子として寄与することができる。すなわち、図８に示すように、ガンマ入力電源３４と内部回路との間に位置する抵抗素子６０と抵抗素子６２が、ＥＳＤ保護抵抗８０として機能することとなる。このため、ガンマ入力電源３４と各内部回路との間に位置する、ガンマ抵抗ＲＸとして機能する抵抗素子６０の抵抗値が、ＥＳＤ保護抵抗として必要な値以上である場合には、ガンマ入力電源３４と内部回路との間には、抵抗素子６２は形成されないこととなる。
【００４３】
図７に示すように、抵抗素子形成領域４０に設けられている複数の抵抗素子１０は、ガンマ抵抗ＲＸとしての抵抗素子６０と、ＥＳＤ保護抵抗ＲＥＳＤとしての抵抗素子６２を構成する。抵抗素子６２の配置は、抵抗素子６０の抵抗比には影響を与えない。このため、抵抗素子６２は、抵抗素子形成領域４０内の任意の位置に配置することができる。これにより、抵抗素子６２と抵抗素子６０との空きスペースに配置されるダミー抵抗素子１２を、一定の自由度をもって抵抗素子形成領域４０内に配置することが可能となる。従って、抵抗素子形成領域４０内における、数μｍ角の小面積に分割された複数の領域について、ダミー拡散層２０の面積占有率を平準化することができる。よって、ディッシング現象を抑制することが可能となる。
【００４４】
図９は、ダミー拡散層の最小間隔に対するディッシング最大量と抵抗比精度の関係を示すグラフである。ここで、図９におけるダミー拡散層の最小間隔は、ウェハ表面のダミー拡散層が配置されていない領域を複数の矩形形状で分割し、各矩形形状における最小方向（Ｘ方向またはＹ方向）の長さのうち、最大のものと定義される。図９では、本実施形態に係る半導体装置１０４、および比較例に係る半導体装置における、ディッシング最大量および抵抗比精度を示している。また、図９における抵抗比精度は、抵抗素子形成領域４０に設けられた複数の抵抗素子１０からなる総ガンマ抵抗の両端に、１８Ｖの電圧を印加した状態での抵抗比精度（ｍＶ）を示している。
【００４５】
比較例に係る半導体装置（図示せず）は、抵抗素子形成領域４０内にダミー拡散層２０を設けていない点を除いて、本実施形態に係る半導体装置１０４と同様の構成を有する。比較例において、ダミー拡散層２０の最小間隔ＸＡＡは、抵抗素子形成領域４０の外側に位置するダミー拡散層２０によって定義される。このとき、ＸＡＡは、１７０μｍ程度である。このため、素子分離膜２２を形成する領域は大きくなり、ディッシング最大量は、１０００Å程度の大きい値を有することとなる。これに伴い、抵抗比精度は、２０ｍＶ程度の大きい値を有することとなる。
【００４６】
一方で、本実施形態に係る半導体装置１０４は、抵抗素子形成領域４０内にダミー拡散層２０が設けられている。本実施形態に係る半導体装置１０４において、ダミー拡散層２０の最小間隔は、３０μｍ程度となる。このように、本実施形態におけるダミー拡散層２０の最小間隔は、上述した比較例と比べて、１／６程度の値をとる。また、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は、３０％程度まで向上する。このため、素子分離膜２２を形成する領域は小さくなり、ディッシング最大量は、１００Å程度まで低減する。また、抵抗比精度も、１０ｍＶ程度と良好な値をとる。
【００４７】
図１０は、ダミー抵抗素子とダミー拡散層の重なり量に対するディッシング最大量と抵抗比精度の関係を示すグラフである。図１１は、図１０におけるダミー抵抗素子とダミー拡散層の重なり量を説明する図である。図１０におけるダミー抵抗素子とダミー拡散層の重なり量Ｘは、図１１に示すように、ダミー拡散層２０が平面視でダミー抵抗素子１２の内側に位置しており、かつダミー拡散層２０の縁がダミー抵抗素子１２の縁と重なっている場合を０とする。そして、ダミー拡散層２０が、ダミー抵抗素子１２の縁からダミー抵抗素子１２の外側へ向かう程、重なり量Ｘは減少する。また、ダミー拡散層２０が、ダミー抵抗素子１２の縁からダミー抵抗素子１２の内側へ向かう程、重なり量Ｘは増大する。
【００４８】
ダミー抵抗素子とダミー拡散層の重なり量Ｘが減少すると、上述したダミー拡散層の最小間隔ＸＡＡは減少する。これにより、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は向上し、ディッシング最大量は減少する。一方で、ダミー抵抗素子１２の縁部がダミー拡散層２０上に重なることとなるため、ダミー抵抗素子１２の加工精度が悪化してしまう。ダミー抵抗素子１２における加工精度の悪化は、ダミー抵抗素子１２と隣接する抵抗素子１０の加工精度にも影響する。このため、抵抗素子１０の膜厚にばらつきが生じたり、抵抗素子１０の製造におけるエッチング時の加工精度が悪化したりし、抵抗素子１０の抵抗比精度は悪化する。
これに対し、ダミー抵抗素子とダミー拡散層の重なり量Ｘが増大すると、上述したダミー拡散層の最小間隔ＸＡＡは増大する。このため、ディッシング最大量が増大する一方で、抵抗素子１０の抵抗比精度は良好となる。
【００４９】
本実施形態に係る半導体装置１０４において、ダミー抵抗素子とダミー拡散層の重なり量Ｘは、０．４μｍである。図１０に示すように、ダミー抵抗素子とダミー拡散層の重なり量Ｘが０．３μｍ以上の場合に、抵抗比精度は安定している。一方で、抵抗素子１０の製造において、エッチング時の加工精度のばらつきが０．１μｍ程度生じる。このため、ダミー抵抗素子とダミー拡散層の重なり量Ｘを０．４μｍとすることで、１０ｍＶ程度の安定した抵抗比精度を実現しつつ、ディッシング最大量を抑えることができる。
また、ＬＣＤソースドライバＩＣにおいて、抵抗比精度が約１５ｍＶ以下である場合に、画像ばらつきが目で確認されないレベルとなる。従って、本実施形態によれば、抵抗比精度を１０ｍＶ程度とすることができ、高精細なＬＣＤソースドライバＩＣを実現することができる。
なお、ダミー抵抗素子とダミー拡散層の重なり量Ｘは、ディッシング現象の発生の抑制や、抵抗比精度の向上、基板のエッチング時におけるエッチング残りの発生の抑制等を考慮して、最適な値をとるように適宜設計することができる。
【００５０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００５１】
図１２は、図７に示す半導体装置１０４の変形例に係る半導体装置１０６を示す平面図である。半導体装置１０６は、ダミー抵抗素子１２と重なる領域に設けられるダミー拡散層２０が第１方向および第２方向において互いに分離していないことを除いて、半導体装置１０４と同様の構成を有する。第３の実施形態に係る半導体装置１０４は、半導体装置１０６のような構成を有していてもよい。
【００５２】
図１３は、第４の実施形態に係る半導体装置１０８を示す平面図であって、第３の実施形態に係る図７に対応している。本実施形態に係る半導体装置１０８は、ダミー拡散層２０の構成を除いて、第３の実施形態に係る半導体装置１０４と同様の構成を有する。
【００５３】
本実施形態において、ダミー拡散層２０の一部は、平面視で、隣接する二つのダミー抵抗素子１２間に位置している。複数のダミー拡散層２０は、平面視でダミー抵抗素子１２と重なる領域、およびその相互間に位置する領域において、第２方向に互いに隣接する二つのダミー拡散層２０の間隔が一定となるように配置されている。
【００５４】
また、本実施形態において、ダミー拡散層２０の一部は、平面視で、隣接する抵抗素子１０とダミー抵抗素子１２との間に位置していてもよい。この場合、平面視におけるダミー拡散層２０と抵抗素子１０との間隔は、例えば１μｍ以上であることが好ましい。平面視におけるダミー拡散層２０と抵抗素子１０との間隔を１μｍ以上に保つことで、ダミー拡散層２０の影響により抵抗素子１０の加工精度が悪化することを抑制できる。従って、抵抗素子１０の抵抗比精度を良好に保つことができる。
【００５５】
本実施形態においても、第３の実施形態と同様の効果を得ることができる。また、ダミー拡散層２０の一部は、平面視で、隣接する二つのダミー抵抗素子１２間に位置している。このため、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率を向上させることができる。従って、ディッシング現象の発生を抑制することができる。本実施形態に係る半導体装置１０８によれば、抵抗素子形成領域４０に対するダミー拡散層２０の面積占有率は、第３の実施形態と比べて５〜１５％程度向上する。
【００５６】
以上、図面を参照して本発明の実施形態について述べたが、これえらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５７】
１０ 抵抗素子
１２ ダミー抵抗素子
１４ 抵抗素子
１６ 抵抗素子
１８ 引き出し部
２０ ダミー拡散層
２２ 素子分離膜
２４ エッチング残り
２６ 開口部
２７ 溝
２８ 基板
３０ 配線
３２ 電源配線
３４ ガンマ入力電源
４０ 抵抗素子形成領域
５０ コンタクト
５２ 電源端子
５４ コンタクト
６０ 抵抗素子
６２ 抵抗素子
８０ ＥＳＤ保護抵抗
１００ 半導体装置
１０２ 半導体装置
１０４ 半導体装置
１０６ 半導体装置
１０８ 半導体装置
【特許請求の範囲】
【請求項１】
基板と、
前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、
前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、
抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子と、
前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第１方向に延伸する複数のダミー抵抗素子と、
を備え、
前記ダミー抵抗素子は、平面視で、前記第１方向と前記基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダミー抵抗素子は、平面視で、前記第１方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域に設けられている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域において、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域に設けられており、前記抵抗素子形成領域における他の領域には設けられていない半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で前記ダミー抵抗素子と重なる領域において、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。
【請求項７】
請求項４または６に記載の半導体装置において、
前記複数のダミー拡散層は、前記抵抗素子形成領域の外側に設けられており、
前記抵抗素子形成領域の外側に設けられている前記複数のダミー拡散層は、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が、平面視で前記ダミー抵抗素子と重なる領域に設けられている互いに隣接する二つの前記ダミー拡散層が有する間隔と等しい間隔となるように配置されている半導体装置。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体装置において、
前記基板の表面において、前記抵抗素子形成領域に設けられている前記複数のダミー拡散層が占有する面積は、前記抵抗素子形成領域の面積の２０％以上である半導体装置。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置において、
前記抵抗素子から前記第２方向へ突出した凸部を備える半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
複数の前記凸部を備えており、
前記複数のダミー抵抗素子および前記複数のダミー拡散層は、一の前記凸部と他の前記凸部との間に設けられている半導体装置。
【請求項１】
基板と、
前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、
前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、
抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第１方向に延伸する複数の抵抗素子と、
前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第１方向に延伸する複数のダミー抵抗素子と、
を備え、
前記ダミー抵抗素子は、平面視で、前記第１方向と前記基板に水平な面内において垂直な第２方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダミー抵抗素子は、平面視で、前記第１方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域に設けられている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域において、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域に設けられており、前記抵抗素子形成領域における他の領域には設けられていない半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数のダミー拡散層は、平面視で前記ダミー抵抗素子と重なる領域において、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。
【請求項７】
請求項４または６に記載の半導体装置において、
前記複数のダミー拡散層は、前記抵抗素子形成領域の外側に設けられており、
前記抵抗素子形成領域の外側に設けられている前記複数のダミー拡散層は、前記第２方向に互いに隣接する二つの前記ダミー拡散層の間隔が、平面視で前記ダミー抵抗素子と重なる領域に設けられている互いに隣接する二つの前記ダミー拡散層が有する間隔と等しい間隔となるように配置されている半導体装置。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体装置において、
前記基板の表面において、前記抵抗素子形成領域に設けられている前記複数のダミー拡散層が占有する面積は、前記抵抗素子形成領域の面積の２０％以上である半導体装置。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置において、
前記抵抗素子から前記第２方向へ突出した凸部を備える半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
複数の前記凸部を備えており、
前記複数のダミー抵抗素子および前記複数のダミー拡散層は、一の前記凸部と他の前記凸部との間に設けられている半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１９０９３３（Ｐ２０１２−１９０９３３Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５２０２９（Ｐ２０１１−５２０２９）
【出願日】平成２３年３月９日（２０１１．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月９日（２０１１．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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