【課題】ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。
【解決手段】トランジスタ領域では、ソース配線層とゲート電極がトレンチ内に埋め込まれている。ソース引き出し領域は、トランジスタ領域の隣またはトランジスタ領域内に設けられ、ソース配線層がトレンチの上端よりも上に突出するように形成される。このソース配線層は、トレンチの直上で、トランジスタ領域に形成されたソース電極と接続される。ゲート引き出し領域は、ソース引き出し領域の外側に設けられ、ゲート電極とゲート配線層とが接続される。ゲート電極は、ポリシリコン膜を成膜した後、レジストパターンを形成することなくエッチバックすることにより形成される。このとき、ソース配線層のトレンチの上端よりも上に突出した部分の側壁には、ポリシリコン膜がサイドウォール状に残る。 （もっと読む）

【課題】ビアと配線の間に位置ずれが生じても、エアギャップとビアが繋がることを抑制できるようにする。
【解決手段】配線１６２は第１絶縁層１２０に埋め込まれており、上面が第１絶縁層１２０の上面より高い。エアギャップ１２８は、配線１６２と第１絶縁層１２０の間に位置している。第２絶縁層２００は、少なくとも第１絶縁層１２０上及びエアギャップ１２８上に形成されている。本図に示す例では、第２絶縁層２００は配線１６２を被覆していない。エッチングストッパー膜２１０は、少なくとも第２絶縁層２００上に形成されている。本図に示す例では、エッチングストッパー膜２１０は、第２絶縁層２００上及び配線１６２上に形成されている。第３絶縁層２２０はエッチングストッパー膜２１０上に形成されている。ビア２６２は第３絶縁層２２０に埋め込まれており、配線１６２に接続している。 （もっと読む）

【課題】ゲート電極とのコンタクトを簡便に得ることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明にかかる半導体装置は、縦型ＭＯＳＦＥＴ５０を有する半導体装置であって、半導体基板に形成され、ゲート絶縁膜３を介して縦型ＭＯＳＦＥＴ５０のゲート電極４ａが埋め込まれている第１トレンチ（トレンチ２ａ）と、第１トレンチとつながって形成され、第１トレンチよりトレンチ幅の広い第２トレンチ（トレンチ２ｂ）と、ゲート電極４ａとつながって形成され、ゲート絶縁膜３を介して第２トレンチの側面に形成されたゲートパッド（ゲート電極４ｂ）と、ゲートパッドの側面と接続するように形成され、ゲートパッドを介してゲート電極４ａと電気的に接続するゲート配線１１と、を備えるものである。 （もっと読む）

【課題】誘電率が低くかつエッチング耐性に優れた窒化シリコン系絶縁膜を形成する。
【解決手段】基材上にシラン系ガス（ＤＣＳ）、窒化性ガス（ＮＨ３）及びホウ素含有ガス（ＢＣｌ３）を、Ｎ２パージを逐次行いながらこの順で供給してホウ素含有窒化シリコン層を形成する工程と、このホウ素含有窒化シリコン層に、プラズマにより活性化された窒化性ガス（活性化ＮＨ３）を供給する工程とを含み、これらの工程をこの順で繰り返し行う成膜方法。 （もっと読む）

【課題】レジスト組成物を用いたマスクパターンを用いることなくＴＦＴ及びそれを用いた表示装置を製造することを目的とする。
【解決手段】ロールツーロール方式により加工処理を行う表示装置の製造方法であって、組成物の吐出口が一軸方向に複数個配列した第１の液滴吐出手段により、可撓性を有する基板上に開口部を有する絶縁性樹脂膜を形成し、組成物の吐出口が一軸方向に複数個配列した第２の液滴吐出手段により、開口部にゲート電極を形成し、プラズマの噴出口が一軸方向に複数個配列したノズル体を備えた被膜形成手段により、ゲート電極および絶縁性樹脂膜上にゲート絶縁膜を形成する。 （もっと読む）

【課題】シリコンの表面上にシリコン酸化膜が形成された基板をエッチングする方法において、コンタクト抵抗を低くできるエッチング方法を提供する。
【解決手段】ハロゲン元素を含むガス、及び塩基性ガスを基板Ｗ上に供給し、シリコン酸化膜にハロゲン元素を含むガス及び塩基性ガスを化学反応させた凝縮層１０５を生成して、シリコン酸化膜１０４をエッチングする。Ｆ_２ガス、ＸｅＦ_２ガス及びＣｌＦ_３ガスの群から選ばれる少なくとも一つを含むシリコンエッチングガスを基板Ｗ上に供給し、シリコンエッチングガスによって基板Ｗ上のシリコンをエッチングする。シリコン酸化膜１０４のエッチング及びシリコンのエッチングの後、基板Ｗ上の凝縮層１０５を加熱して除去する。 （もっと読む）

【課題】複数個のアレイ基板を同時に形成するためのアレイ基板用マザー基板にスピンコ
ーターを用いてレジスト塗布する際、表示領域内に放射状の塗布ムラが生じないような配
線パターンとされたアレイ基板を備えた液晶パネルを提供すること。
【解決手段】本発明の液晶パネルは、液晶層を挟持して対向配置された一対の基板を有し
、前記一対の基板の一方の表示領域には複数のサブ画素がマトリクス状に形成されている
と共に、表示領域の周縁部には表示領域からゲート配線３９Ｇ及びソース配線３９Ｓが端
子領域まで延在されている液晶パネルにおいて、前記互いに隣接するゲート配線３９Ｇ及
びソース配線３９Ｓ等の引き回し配線の直近の屈曲点Ｐ１同士を順次結んでなるラインが
、端子領域が形成されている辺と実質的に平行な直線ラインＬ１とされている。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】トランジスタ３１１などの周辺回路素子に関して水素化処理を好適に実施し撮像画像の画像品質を向上する。
【解決手段】第３の絶縁膜５１３にコンタクトホールＣＨを形成する際のエッチング処理にて、第２の絶縁膜５１２が、エッチングストッパー層として機能するように、第２の絶縁膜５１２を形成する。ここでは、上記のエッチング処理の実施前に、周辺回路ＳＫを構成する周辺回路素子の上方においてコンタクトホールを形成する部分を被覆し、その部分以外の部分が開口するように、第２の絶縁膜５１２をパターン加工する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極の上に設けられたゲート絶縁膜と、ゲート絶縁膜
の上に設けられソース領域及びドレイン領域を含む半導体膜と、ソース領域又はドレイン
領域に電気的に接続する配線又は電極と、配線又は電極の上に設けられ第１の開口部を有
する第１の絶縁膜と、第１の絶縁膜の上に設けられ第２の開口部を有する第２の絶縁膜と
、第２の絶縁膜の上に設けられた画素電極とを有し、第１の絶縁膜は窒化シリコン膜を含
む積層の無機絶縁膜からなり、第２の絶縁膜は有機樹脂膜からなり、第２の絶縁膜の第２
の開口部の底面において、第１の絶縁膜の上面は第２の絶縁膜に覆われていない露呈した
部分を有し、第２の絶縁膜の第２の開口部の断面において、第２の絶縁膜の内壁面は凸状
の曲面を有しており、画素電極は、第１の開口部及び第２の開口部を介して配線又は電極
に電気的に接続されている。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】ガラス基板への密着性が高いと共に、Ｓｉを含んだ層へのＣｕの拡散を抑制し、配線とＳｉを含んだ層とのコンタクト抵抗を低くすることができる配線を提供することができ、また、当該配線材料を用いた回路基板と、当該配線材料用のターゲット材とを提供する。
【解決手段】本発明に係る回路基板用の配線材料は、Ｃｕよりも優先的にＳｉとの間でシリサイドを形成するシリサイド形成材と、Ｓｉの酸化物生成自由エネルギーよりも酸化物生成自由エネルギーが低い少なくとも１種類の添加物とが添加され、残部がＣｕ及び不可避的不純物からなる。 （もっと読む）

【課題】導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層１７とが交互に積層された積層体であって、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、その階段構造部を覆って設けられた層間絶縁層４２と、層間絶縁層４２を貫通すると共にそれぞれが対応する階段状の各導電層ＷＬ１〜ＷＬ４を一層分貫通して形成された複数のコンタクトホール５０の内部に設けられ、コンタクトホール５０内に露出する導電層ＷＬ１〜ＷＬ４の側壁部に接するコンタクト電極６３とを備えている。 （もっと読む）

【課題】ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる。
【解決手段】シリコン基板１上に高耐圧絶縁膜ＩＨ１を形成した後、高耐圧絶縁膜ＩＨ１の表面を削って膜厚を薄くし、高耐圧絶縁膜ＩＨ１と隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。高耐圧絶縁膜ＩＨ１は、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして形成し、中耐圧絶縁膜ＩＭ１は高耐圧絶縁膜ＩＨ１より薄くなるようにして形成する。高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜として、中耐圧絶縁膜ＩＭ１は中耐圧ＭＩＳトランジスタのゲート絶縁膜として形成する。 （もっと読む）

【課題】オン抵抗の増大を抑制しつつ、ゲート抵抗を低減して高速スイッチング化が図れる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０におけるソース領域１４が設けられた表面上に設けられソース領域１４と接続された第１の主電極４０と、ベース領域１３に対して絶縁膜１７を介して対向し第１の方向Ｘに延在するゲート電極１６と、ゲート電極１６と接続され半導体層１０の表面上で第１の方向Ｘに交差して設けられた第１のゲート配線３１と、第１のゲート配線３１上に設けられ第１のゲート配線３１と接続されたゲートコンタクト部３２と、第１のゲート配線３１上に設けられ、ゲートコンタクト部３２を介して第１のゲート配線３１と接続され、第１のゲート配線３１よりも幅が広く且つ低抵抗な材料からなる第２のゲート配線３２とを備えている。 （もっと読む）