【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上にシリコンヒューズ５、シリコン配線パターン７、シリコンガードリング９が形成されている。シリコンガードリング９は、シリコンヒューズ５の周囲を取り囲み、シリコン配線パターン７と接触しないようにシリコン切欠き部９ａをもつ。シリコンガードリング９上の層間絶縁膜１１に、シリコン切欠き部９ａ上にビア切欠き部１５ａをもつビアガードリング１５が形成されている。層間絶縁膜１１上及びビアガードリング１５上に環状の金属配線ガードリング１７が形成されている。金属配線ガードリング１７を覆って層間絶縁膜１１上に窒化シリコン膜１９が形成されている。ビア切欠き部１５ａにおける層間絶縁膜１１と金属配線ガードリング１７の界面は窒化シリコン膜１９で覆われている。 （もっと読む）

【課題】パターニングされた段階化キャップ層の表面上に配される少なくとも１つのパターニングされ且つ硬化されたｌｏｗ−ｋ物質を含む配線構造を提供する。
【解決手段】少なくとも１つの硬化され且つパターニングされたｌｏｗ−ｋ物質およびパターニングされた段階化キャップ層は、その中に組み込まれる導電的充填領域を各々有する。パターニングされ且つ硬化されたｌｏｗ−ｋ物質は、１つ以上の酸感受性イメージング可能基を有する機能性ポリマー、コポリマー、あるいは少なくとも２種の任意の組み合わせのポリマー類もしくはコポリマー類またはその両方を含むブレンドの硬化生成物であり、段階化キャップ層はバリア領域として機能する下部領域および恒久的な反射防止膜の反射防止特性を有する上部領域を含む。 （もっと読む）

【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】電気的抵抗が低い相互接続構造、および、かかる相互接続構造を形成する方法を提供する。
【解決手段】相互接続構造は、少なくとも１つの開口を含む誘電物質を含む。少なくとも１つの開口内には、任意のバリア拡散層、結晶粒成長促進層、凝集めっきシード層、任意の第２のめっきシード層、および導電性構造が配置される。典型的にはＣｕである金属含有導電性物質を含む導電性構造は、バンブー微細構造を有し、平均グレイン・サイズが０．０５ミクロンよりも大きい。いくつかの実施形態では、導電性構造は、（１１１）結晶方位を有する導電性結晶粒を含む。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】 広範囲にわたって全導電性領域に、断切れ及び上層配線層との間のリーク電流の発生のない、均一な膜厚の銅配線層を形成することが可能な半導体装置の製造方法を提供すること。
【解決手段】 ガラス基板上に薄膜トランジスタ及び配線を有する半導体装置を製造する方法において、ガラス基板上に下地絶縁層を形成する工程と、前記下地絶縁層上に下地バリア層を形成する工程と、前記下地バリア層上にシード層を形成する工程と、前記シード層を前記配線に対応する形状にパターニングしてシード層パターンを形成する工程と、前記シード層パターンの表面に銅配線層を無電解めっき法で形成する工程と、前記銅配線層マスクとして前記下地バリア層をパターニングする工程と、前記銅配線層を被覆するように絶縁層を形成する工程とを備えたことを特徴する半導体装置の製造方法。 （もっと読む）

【課題】酸化物半導体層と多結晶シリコン半導体層を共に用い得る有機発光表示装置及びその製造方法を提供する。
【解決手段】基板本体と、基板本体上に形成された第１ゲート電極及び第２半導体層と、第１ゲート電極及び第２半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介在して第１ゲート電極及び第２半導体層上にそれぞれ形成された第１半導体層及び第２ゲート電極と、第１半導体層と少なくとも一部が相接して重畳した複数のエッチングストッパ層と、複数のエッチングストッパ層をそれぞれ露出する複数のコンタクトホールを有し、第１半導体層及び第２ゲート電極上に形成された層間絶縁膜と、層間絶縁膜上に形成され、複数のエッチングストッパ層を通じて第１半導体層とそれぞれ直接的／間接的に接続された第１ソース電極及び第１ドレイン電極と、層間絶縁膜上に形成され、第２半導体層と接続された第２ソース電極及び第２ドレイン電極とを含む。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）

【課題】半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りを実現する。
【解決手段】ウエハにゲート電極となる導電膜４、５を形成する第一工程と、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する第二工程と、導電膜４、５の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】３５ｍｍデジタル一眼レフ・カメラ用のＣＭＯＳイメージ・センサは、チップサイズが非常に大きく、２００φウエハ上に２０チップ程度しか配置できない。従って、ウエハあたり、ショート欠陥が数個存在しただけで、歩留まりが大きく低下する。そこで、これらの欠陥を一般的なレーザ・トリミング技術により、除去することを検討したが、サブ・ミクロン・オーダの加工は非常に困難であることが判明した。
【解決手段】本願発明は、ピクセル・アレイ、これを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、第１のグローバル配線と、第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】階段状に加工された複数層の電極層とコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、電極層ＷＬ１〜ＷＬ４と絶縁層２５とを交互に複数積層する工程と、その積層体の一部を階段状に加工すると共に各段の表面に電極層ＷＬ１〜ＷＬ４を露出させる工程と、露出された電極層ＷＬ１〜ＷＬ４に接する金属膜４３を形成する工程と、電極層ＷＬ１〜ＷＬ４における少なくとも金属膜４３と接する部分に金属化合物４４を形成する工程と、金属膜４３の未反応部を除去した後層間絶縁層４６を形成する工程と、層間絶縁層４６を貫通しそれぞれが対応する各段の電極層ＷＬ１〜ＷＬ４の金属化合物４４に達する複数のコンタクトホール４７を形成する工程と、コンタクトホール４７内にコンタクト電極５０を設ける工程とを備えた。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＧｅ：０．３原子％〜１．２原子％、Ｃｏ：０．０５原子％〜２．０原子％、Ｌａおよび／またはＮｄ：０．１原子％〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】スタックされるプラグ同士の接続を良好に行う。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜に第１のホールを形成し、第１のホール内にバリア膜を形成し、第１のホール内に導電材を充填して第１のプラグを形成し、第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１のプラグに達する第２のホールを形成し、第２のホール内で前記バリア膜上端部を選択エッチングし、第２のホール内に、第１のプラグに接続する第２のプラグを形成する、半導体装置の製造方法。 （もっと読む）