半導体集積回路装置および半導体集積回路装置の製造方法
【課題】３５ｍｍデジタル一眼レフ・カメラ用のＣＭＯＳイメージ・センサは、チップサイズが非常に大きく、２００φウエハ上に２０チップ程度しか配置できない。従って、ウエハあたり、ショート欠陥が数個存在しただけで、歩留まりが大きく低下する。そこで、これらの欠陥を一般的なレーザ・トリミング技術により、除去することを検討したが、サブ・ミクロン・オーダの加工は非常に困難であることが判明した。
【解決手段】本願発明は、ピクセル・アレイ、これを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、第１のグローバル配線と、第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。
【解決手段】本願発明は、ピクセル・アレイ、これを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、第１のグローバル配線と、第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）のデバイス構造および半導体集積回路装置（または半導体装置）の製造方法における配線修正技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００２−９２７２号公報（特許文献１）には、Ｘ線検知用２次元センサのレーザ・リペアに関して、多数のセルを連結する共通信号線（グローバル配線）をレーザで切断したことに起因するセルにおける不具合を解消するために、当該セルにおいて、付加的な切断処理をする技術が開示されている。
【０００３】
国際公開第２００４／０９９８６６号パンフレット（特許文献２）には、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子のレーザ・リペアに関して、メタル・パターンのショート不良箇所を修正するために、不要部分のみを除去する例が開示されている。
【０００４】
日本特開２００４−２４１４９８号公報（特許文献３）には、画素ピッチを縮小することのできるピクセル構造を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサが開示されている。
【０００５】
日本特開２００４−１０６０４８号公報（特許文献４）、米国特許公開２００８−０５０６７７号公報（特許文献５）、または米国特許公開２００９−０３９２７５号公報（特許文献６）には、半導体装置の製造過程において、アライメント・マーク上の不透明膜を、たとえばビームの断面形状が縦５マイクロ・メートルで横８０マイクロ・メートル程度の矩形の紫外線パルス・レーザ・アブレーション（Ｐｕｌｓｅ Ｌａｓｅｒ Ａｂｌａｔｉｏｎ）により、除去する技術が開示されている。
【０００６】
日本特開平８−３４００４９号公報（特許文献７）図３には、アルミ配線ヒューズを切断するために、アルミニウム配線層上にレジストを塗布し、アルミニウム配線上のフォト・レジストを２ミクロン程度の大きさで部分的にレーザ・アブレーション加工もしくは露光現像処理した後、エッチングによってアルミニウム配線を除去するプロセス・フローが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−９２７２号公報
【特許文献２】国際公開第２００４／０９９８６６号パンフレット
【特許文献３】特開２００４−２４１４９８号公報
【特許文献４】特開２００４−１０６０４８号公報
【特許文献５】米国特許公開２００８−０５０６７７号公報
【特許文献６】米国特許公開２００９−０３９２７５号公報
【特許文献７】特開平８−３４００４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
デジタル一眼レフ・カメラ用のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージ・センサ（以下では０．３５マイクロ・メートル・プロセスを例にとり説明する）は、３５ｍｍフルサイズ・カメラの制約から長さ４０．１ｍｍ、幅２６．５ｍｍというように非常に大きく、２００φウエハ上に２０チップ程度しか配置できない。従って、ウエハあたり、欠陥が数個存在しただけで、歩留まりが大きく低下する。
【０００９】
これらの欠陥のモード分布を解析したところによると、アルミニウム系配線層のショート欠陥が大多数を占めていることが明らかとなった。そこで、これらのメタル・ショート欠陥を数ミクロン角以上の矩形ビームでスキャンする一般的なレーザ・トリミング技術により、除去することを検討したが、サブ・ミクロン・オーダの加工は非常に困難であることが判明した。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、高い歩留まりを達成できる半導体集積回路装置の構造、および半導体集積回路装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、多数のピクセルがマトリクス状に配列されたピクセル・アレイ、このピクセル・アレイを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、前記複数のグローバル配線の内の第１のグローバル配線と、前記多数のピクセルの内の第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、多数のピクセルがマトリクス状に配列されたピクセル・アレイ、このピクセル・アレイを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、前記複数のグローバル配線の内の第１のグローバル配線と、前記多数のピクセルの内の第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するので、高歩留まりを達成することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるパターン修正プロセスに使用するレーザ露光装置の模式構造図である。
【図２】本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）のイメージ・センサ部のレイアウトを示す回路レイアウト図である。
【図３】図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部の回路構成を示す回路図である。
【図４】図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部のデバイス断面構造の一例を示すデバイス模式断面図である。
【図５】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（ゲート・ポリ・シリコン膜パターニング）である。
【図６】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第１層アルミニウム系配線パターニング）である。
【図７】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第２層アルミニウム系配線パターニング）である。
【図８】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第３層アルミニウム系配線パターニング）である。
【図９】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。
【図１０】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。
【図１１】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。
【図１２】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。
【図１３】図１２の右上部分の拡大上面説明図である。
【図１４】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。
【図１５】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。
【図１６】図６において、第１層アルミニウム系配線のみを示した上面図（図１２と異なる方法で、欠陥を修正したところ）である。
【図１７】図１３と同じ箇所の拡大上面説明図である。
【図１８】図５から図１７および図３１から図３３の図中の部材表示の説明図である。
【図１９】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（アルミニウム系通常配線パターニング）である。
【図２０】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜塗布）である。
【図２１】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜露光）である。
【図２２】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜現像）である。
【図２３】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（配線膜エッチング）である。
【図２４】図１４に対応して、配線溝に断線不良がある状態で、銅系配線の埋め込みを行った場合の銅系埋め込み配線の様子を示す仮想的第２層銅系埋め込み配線の上面図である。
【図２５】図３０のデバイスに配線溝形成後、第２層銅系埋め込み配線の埋め込み前にパターン修正を施したところを示す仮想的第２層銅系埋め込み配線の上面図である。
【図２６】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（配線溝パターニング）である。
【図２７】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布）である。
【図２８】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜露光）である。
【図２９】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜現像）である。
【図３０】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（層間絶縁膜の不要部分エッチング）である。
【図３１】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（銅系配線の埋め込み）である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部。
【００２０】
２．前記１項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００２１】
３．前記１または２項の半導体集積回路装置において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【００２２】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【００２３】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記第１のグローバル配線の中心線と前記修正処理部の中心の距離は、前記中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、（Ｒ＋０．２５Ｗ）から（Ｒ＋１．５Ｗ）の範囲である。
【００２４】
６．前記１から５項のいずれか一つの半導体集積回路装置において、前記第１のグローバル配線の中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、ＲはＷから８Ｗの範囲である。
【００２５】
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記修正処理部の最大径は、前記修正処理部と前記第１のグローバル配線の最小間隔よりも大きい。
【００２６】
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記修正処理部は、実質的に円形もしくは円形の集合体もしくはスリット形である。
【００２７】
９．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理を実施する工程。
【００２８】
１０．前記９項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００２９】
１１．前記９または１０項の半導体集積回路装置の製造方法において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【００３０】
１２．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【００３１】
１３．前記９から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記ショート不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記ショート不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【００３２】
１４．以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所が、そのローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理された修正処理部。
【００３３】
１５．前記１４項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００３４】
１６．前記１４または１５項の半導体集積回路装置において、更に以下を含む：
（ｆ）前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に埋め込まれた銅系メタル埋め込み配線。
【００３５】
１７．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理を実施する工程。
【００３６】
１８．前記１７項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００３７】
１９．前記１７または１８項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記断線不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記断線不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【００３８】
２０．前記１７から１９項のいずれか一つの半導体集積回路装置の製造方法において、更に以下を含む：
（ｙ）前記工程（ｘ）の後、前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に、銅系メタル埋め込み配線を埋め込む工程。
【００３９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４５】
６．レーザ・ビームの「スキャン」または「スキャンニング」には、「連続スキャン」と「ステップ・スキャン」があり、本願においては、制御が容易なことから、主に「ステップ・スキャン」を中心に説明する。しかし、照射量を等価にすれば、「連続スキャン」でも可能であることは言うまでもない。
【００４６】
７．レーザ・ビームの「レーザ・スポット径」は、光強度が円の中心光強度（最大値）の半分になる部分を円周としたときの直径に対応する。
【００４７】
８．ピクセル・アレイおよびピクセル等について、「グローバル配線」とは、ピクセル・アレイを横断又は縦断する配線であり、「ローカル配線」とは、単一の又は隣接するピクセル内の複数点間を連結する配線、あるいは、単一の又は隣接するピクセル内におけるグローバル配線の分岐配線を指す。
【００４８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５０】
１．本願の各実施の形態の半導体集積回路装置の製造方法のパターン修正プロセスに使用するパターン修正装置の概要の説明（主に図１）
図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるパターン修正プロセスに使用するレーザ露光装置の模式構造図である。図１に基づいて、レーザ局所露光装置の概要を説明する。
【００５１】
図１に示すように、被処理ウエハ１は、通常、レーザ修正装置８０（レーザ・スポットまたはスキャンニング露光装置）内のウエハ・ステージ８１上にデバイス面１ａを上向きにした状態で真空吸着される。その状態で、ウエハ・ステージ８１下のＸＹΘテーブル（ＸＹテーブルと略称する）が移動することによって、２次元的なスキャン動作が実行される。
【００５２】
ウエハ１の水平位置は、先行するパターン検査データに基づいて、観測光学系８２が位置認識して、自動的に所定の修正位置に移動する。この観測光学系８２は、観測用光源８３、中間レンズ系８４、ビーム・スプリッタ８６、結像レンズ８８、イメージ・センサ８９等から構成されている。一方、レーザ加工光学系は、レーザ光源９２、スポット径等を調整するビーム形状整形器９３、このビーム形状整形器９３を通過したレーザ・ビーム７２を主光軸方向に送る中間レンズ系８５、中間レンズ系８５を通過したレーザ・ビーム７２の主要部をウエハ１の方向に反射するビーム・スプリッタ８７、ビーム・スプリッタ８７から反射された加工用レーザ・ビーム７２をレーザ光の波長と同程度から数倍程度の径（直径）のスポット（断面がほぼ円形の集光部をレジスト膜の層に結像させる）に集光する対物レンズ系７１等から構成されている。
【００５３】
ここで、レーザ光源９２としては、今後の微細化を考慮すると、サブ・ミクロンのスポット状ビームを形成する必要があることから、紫外線レーザが好適である。従って、たとえば、ＫｒＦエキシマ・レーザによる波長２４８ｎｍ，エネルギ密度１から数十ｍＪ/ｃｍ２程度を例示することができる。また、Ｎｄ−ＹＡＧレーザの基本波１０６４ｎｍの第４高調波２６６ｎｍ等も適用することができる。後者の方は、若干、最小スポット径は大きくなるもののプロセス・コストの低減に有効である。なお、微細化等により、更に微細な最小スポット径が要求される場合には、ＡｒＦエキシマ・レーザによる波長１９３ｎｍのレーザ光を使用してもよい。これにより、１００ｎｍ程度又はそれ以下のスポット径まで形成可能である。
【００５４】
これらから、理論的には１００ｎｍ程度のスポット径の短波長レーザを用いて、その２から３倍程度の最小線幅を持つデバイスに対して修正をするという選択肢（「微細スポット光修正」という）も存在する。しかし、波長１９３ｎｍのＡｒＦエキシマ・レーザよりも短波長の有力なレーザ光源は簡単に得られない等の事情により、更なる微細化には対応できないという問題がある。また、そのような微細スポットを更に一桁高い微細精度で制御する修正装置の開発が現実的に（経済的に）可能かどうかの問題もある。
【００５５】
従って、以下の実施の形態では、主に、最小線幅よりも大きな（典型的には数倍程度）レーザ・スポット・ビームを用いた修正方法を説明する。これは、ＣＭＯＳイメージ・センサ等の２次元受光素子が、対象である色の変化は数ピクセル間では微小であるため、画像処理によって補完できるという特徴に着目してなされたものである。すなわち、あるグローバル配線に対応してピクセルの多くが不良となると、当該２次元受光素子（当該チップ）は不良となるが、パターン不良に対応する分散した複数のピクセルが不良となっても、グローバル配線の機能さえ回復すれば、当該２次元受光素子（当該チップ）は不良とはならない。従って、修正処理によって、パターン不良に対応する分散した複数のピクセルの機能を破壊しても、グローバル配線の機能が回復すればよい、または、グローバル配線の機能を破壊しなければよいという修正戦略（「大スポット光修正」という）をとれば、デバイスの最小線幅やりも大きなレーザ・スポット・ビームを用いた修正方法が可能となる。この大スポット光修正では、レーザのエネルギーを比較的大きな部分に集光するので、エネルギー的には微細スポット光修正と比較して不利となるので、一旦、レジスト膜等をレーザ・ビームで局所露光することが有効である。しかし、大スポット光修正では、スポット径が大きい分、修正速度は非常に速くなる。また、レーザ波長の数倍のビーム径のレーザ・スポット・ビームを用いるので、ＡｒＦエキシマ・レーザによる波長１９３ｎｍのレーザ光（理論的な最小ビーム径は１００ｎｍ以下）を使用すると、理論的には、最小線幅が３２ｎｍの製品まで修正可能であることがわかる。
【００５６】
２．本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）構造の概要の説明（主に図２から図４）
ここでは、本願発明の対象デバイスの一例として、２次元受光素子、すなわち、撮像素子に分類されるＣＭＯＳイメージ・センサ（アクティブ型）または、それを搭載した半導体集積回路装置を説明する。ここでは、最小線幅が、ほぼ０．３マイクロ・メートル程度（主に修正対象となる配線層の最小線幅はプロセス層にもよるが、概ね、０．２５マイクロ・メートルから０．３５マイクロ・メートル程度である）の製品を例にとり、説明する。現在の最微細プロセス（４５ｎｍプロセス等）と比べると、加工寸法としては、比較的大きいが、チップサイズが非常に大きいため、ウエハあたり１から２個程度のパターン不良でも５から１０％の歩留まり低下につながる点を考慮すると、最微細プロセス又はそれ以上の困難性を伴う。また、デバイス面積の点では、大型液晶表示装置は非常にデバイス面積が大きいが、その加工寸法は概ね３０マイクロ・メートル程度であり、本願が主に取り扱うデバイスと比較して、１００倍程度の差がある。そのため、大型液晶表示装置の修正では、高出力の赤外線レーザが使用できる有利さがある。これに対して、ＣＭＯＳイメージ・センサ等の製品では、サブ・ミクロン領域での加工が必要なため、比較的出力が大きいレーザ光源が限定されている状況にある。
【００５７】
図２は本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）のイメージ・センサ部のレイアウトを示す回路レイアウト図である。図３は図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部の回路構成を示す回路図である。図４は図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部のデバイス断面構造の一例を示すデバイス模式断面図である。これらに基づいて、ＣＭＯＳイメージ・センサの要部構造の概要を説明する。
【００５８】
図２および図３に示すように、ＣＭＯＳイメージ・センサ部５０は、非常に多くのピクセル部５１をマトリクス状に配置したピクセル・アレイ５５を有している。各ピクセル部５１は、フォト・ダイオードＰＤ、転送トランジスタＱＴ、フローティング拡散領域ＦＤ、リセット・トランジスタＱＲ、読み出し用ソース・フォロア・トランジスタＱＦ、読み出しセレクト・トランジスタＱＳ等を有する。
【００５９】
ピクセル・アレイ５５を横断又は縦断するグローバル配線としては、転送トランジスタＱＴを制御する転送制御線ＴＣ、リセット・トランジスタＱＲを制御するリセット制御線ＲＣ、このリセットのためのリセット電源線Ｖｄｄ、読み出しセレクト・トランジスタＱＳを制御する読み出し制御線５２、読み出し用ソース・フォロア・トランジスタＱＦを通して信号を読み出す読み出し信号線５３等がある。
【００６０】
読み出し制御線５２は、ロー・デコーダ５９によって制御されており、一方、読み出し信号線５３はカラム・デコーダ６０に制御されており、読み出された信号は、読み出し回路５４を介して、外部に送出される。
【００６１】
このピクセル部５１周辺のデバイス断面は、図４のような構造となっている。すなわち、Ｎ型シリコン単結晶基板１ｓ（またはウエハ、たとえば２００φ）の上面には、Ｎ型エピタキシャル領域１ｅがあり（いわゆるＮ型エピタキシャル基板又はウエハ１）、そこには、ピクセル部５１用のディープＮウエル領域７および周辺部用の通常Ｐウエル領域８が設けられている。このディープＰウエル領域７内には、フォト・ダイオードＰＤのＮ極を構成するＮ型領域９およびＰ極を構成するＮ型領域１０が設けられている。また、ディープＰウエル領域７と通常Ｐウエル領域８の両方に、Ｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース又はドレイン領域１４（フローティング拡散領域ＦＤは、それらの一部である）が設けられている。ディープＰウエル領域７と通常Ｐウエル領域８の表面には、フィールド絶縁膜２０およびゲート絶縁膜１５があり、その上には、Ｎ型ポリシリコン・ゲート電極１６が設けられており、これらのゲート電極１６は、ハード・マスク１７を用いてパターニングされている。ゲート電極１６の周りには、サイド・ウォール・スペーサ１８が配置されている。フォト・ダイオード５６の上方には、反射防止膜としての窒化膜１９が設けられている。
【００６２】
Ｎ型エピタキシャル基板１上にプリ・メタル絶縁膜２１が設けられており、それを貫通してタングステン・プラグ２２等のポリ・シリコン等コンタクト部材Ｃが配置されている。プリ・メタル絶縁膜２１上には、第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３が配置されている。
【００６３】
第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３上は、層間＆層内絶縁膜２３によって埋め込まれており、この層間＆層内絶縁膜２３上に第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３が配置されている。この第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３の幾つかは、先に第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３とタングステン・プラグ２２（第１ビア・コンタクトＶ１）によって電気的に接続されている。
【００６４】
第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３上は、再び層間＆層内絶縁膜２３（ファイナルパッシベーション膜等を含む上層絶縁膜）によって埋め込まれており、この層間＆層内絶縁膜２３上に第３層配線領域Ｍ３を構成するアルミニウム系配線パターン膜３が配置されている。この第３層配線領域Ｍ３を構成するアルミニウム系配線パターン膜３の幾つかは、先に第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３とタングステン・プラグ２２（第２ビア・コンタクトＶ２）によって電気的に接続されている。この上層絶縁膜２３上には、インナ・レンズ層２４が設けられている。
【００６５】
３．本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）構造（要部平面フローを含む）の詳細およびパターン修正の説明（主に図５から図１８）
ここでは、セクション１で説明したレーザ露光装置を用いて、セクション２で説明したデバイスの製造プロセス途中でのパターン修正を実行する具体的な方法等について説明する。
【００６６】
図５は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（ゲート・ポリ・シリコン膜パターニング）である。図６は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第１層アルミニウム系配線パターニング）である。図７は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第２層アルミニウム系配線パターニング）である。図８は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第３層アルミニウム系配線パターニング）である。図９は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。図１０は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。図１１は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。図１２は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。図１３は図１２の右上部分の拡大上面図であり、グローバル配線の中心線と修正処理部の中心の距離の上限近傍を説明する説明図である。図１４は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。図１５は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。図１６は図６において、第１層アルミニウム系配線のみを示した上面図（図１２と異なる方法で、欠陥を修正したところ）である。図１７は図１３と同じ箇所の拡大上面図であり、グローバル配線の中心線と修正処理部の中心の距離の下限近傍を説明する説明図である。図１８は図５から図１７および図３１から図３３の図中の部材表示の説明図である。
【００６７】
先ず、図５から図８および図１８に基づいて、ゲート電極パターニング完から第３層配線パターニング完までのピクセル・アレイ５５の平面構造を欠陥がない理想的な場合について説明する。なお、ピクセル・アレイ５５はピクセル部５１の繰り返し構造であるため、主に一つのピクセル部５１について説明する。
【００６８】
図５に示すように、各トランジスタＱＦ，ＱＲ，ＱＳ，ＱＴのゲート電極１６（Ｎ型ポリシリコン膜）がパターニングされる。次に、図６に示すように、ゲート電極層の上層に、層間絶縁膜を介して、第１層アルミニウム系配線Ｍ１がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、読み出し信号線５３がある。次に、図７に示すように、第１層アルミニウム系配線層上に、層間絶縁膜を介して、第２層アルミニウム系配線Ｍ２がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、読み出し制御線５２、転送制御線ＴＣ、リセット制御線ＲＣ等がある。次に、図８に示すように、第２層アルミニウム系配線層上に、層間絶縁膜を介して、第３層アルミニウム系配線Ｍ３がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、リセット電源線Ｖｄｄがある。
【００６９】
ここで、主に修正対象となるプロセス層である第１層アルミニウム系配線層および第２層アルミニウム系配線層の平面構造の特徴について説明する。図９は図６において第１層アルミニウム系配線Ｍ１以外を非表示にしたものである。図９に示すように、ピクセル・アレイ５５を縦断して、読み出し信号線５３等のグローバル配線６４があり、ピクセル部５１には、複数のローカル配線６２がある。ローカル配線６２の中には、読み出し信号線５３のセル内分岐配線６１等も含まれる。
【００７０】
図１０は図７において第２層アルミニウム系配線Ｍ２以外を非表示にしたものである。図１０に示すように、ピクセル・アレイ５５を横断して、読み出し制御線５２、転送制御線ＴＣ、リセット制御線ＲＣ等のグローバル配線６４があり、ピクセル部５１には、複数のローカル配線６２がある。ローカル配線６２の中には、転送制御線ＴＣのセル内分岐配線６３等も含まれる。
【００７１】
次に、図１１から図１３に基づいて、第１層アルミニウム系配線層における実際のショート欠陥および、そのパターン修正の具体例を説明する。図１１に示すように、この場合にはアルミニウム系配線パターン膜の不要部分、すなわち、ショート不良箇所４（４ａ，４ｂ，４ｃ，４ｄ，４ｅ）が存在する。これらのショート不良箇所４（４ａ，４ｂ，４ｃ，４ｄ，４ｅ）の特徴は、第１のグローバル配線６４または、そのセル内の分岐配線６１、および、そのセル内のローカル配線６２との間で発生していることである。このローカル配線６２は、第２のグローバル配線６４のそのセル内の分岐配線６１である場合を含む。
【００７２】
具体的には、ショート不良箇所４ａ，４ｃは、第１のグローバル配線６４のセル内分岐配線６１と、その他のローカル配線６２との間で発生している。一方、ショート不良箇所４ｂ，４ｄ，４ｅは、第１のグローバル配線６４と、ローカル配線６２との間で発生している。
【００７３】
次に、この修正方法を図１２に例示する。図１２に示すように、破線の円は単一のレーザ・スポット照射による修正処理部６５（６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ）である。修正処理部６５ｂ，６５ｄ，６５ｅにおいては、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。一方、修正処理部６５ａ，６５ｃにおいては、セル内分岐配線の機能を実質的に破壊し（すなわち、ショート欠陥によって、そのセル内分岐配線を介して第１のグローバル配線の機能が実質的に損なわれないように）、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。
【００７４】
次に、図１４および図１５に基づいて、第２層アルミニウム系配線層における実際のショート欠陥および、そのパターン修正の具体例を説明する。図１４に示すように、この場合にはアルミニウム系配線パターン膜の不要部分、すなわち、ショート不良箇所４（４ｆ，４ｇ）が存在する。これらのショート不良箇所４（４ｆ，４ｇ）の特徴は、第１のグローバル配線６４または、そのセル内の分岐配線６３、および、そのセル内のローカル配線６２との間で発生していることである。このローカル配線６２は、第２のグローバル配線６４のそのセル内の分岐配線６３である場合を含む。
【００７５】
具体的には、ショート不良箇所４ｆは、第１のグローバル配線６４（ＴＣ）のセル内分岐配線６３と、その他のローカル配線６２との間で発生している。ショート不良箇所４ｇは、第１のグローバル配線６４（ＲＣ）と、第２のグローバル配線６４（ＴＣ）のセル内分岐配線６３との間で発生している。
【００７６】
次に、この修正方法を図１５に例示する。図１５に示すように、破線の円は単一のレーザ・スポット照射による修正処理部６５（６５ｆ，６５ｇ）である。修正処理部６５ｆにおいては、そのローカル配線（グローバル配線のセル内分岐配線を含む）の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。修正処理部６５ｇにおいては、前記第１のグローバル配線の機能を実質的に破壊することなく、第２のグローバル配線ＴＣ（６４）のセル内分岐配線の機能を実質的に破壊するように、レーザ・リペア処理されている。なお、図１５における一点破線４１，４２は、それぞれ転送制御線ＴＣおよびリセット制御線ＲＣの中心線である。
【００７７】
ここで、図１２又は図１５に示したレーザ・ビームによるスポット露光部の形状または露光方式は、略円形に限らず、図１６に示すように、円形の集合体６５ｄ’，６５ｅ’（数個の相互に重なるスポット露光に対応）やスリット形状６５ａ’，６５ｂ’（スキャン露光または近接した多数の相互に重なるスポット露光に対応）であってもよい。ここで、図１６における一点破線６６は、読み出し信号線５３の中心線である。
【００７８】
次に、以上説明した修正方法（ここでは、図１２の修正処理部６５ｄを例にとり説明する）に関して、図１３及び図１７（図１６も参照）を用いて、修正処理部６５の中心６８と修正処理部６５に関係するグローバル配線（ここでは読み出し信号線５３）の中心との距離Ｄ（グローバル配線中心及び修正処理部中心間距離）、最小線幅Ｗ，修正処理部６５の関係するグローバル配線の中心線６６に直行する方向の前記修正処理部の幅の半分または半径Ｒ（修正処理部の広義の半径であるが、ここでは、単に「修正処理部半径」と呼ぶ）等の間の関係を説明する。
【００７９】
先ず、図１７によって、好適なグローバル配線中心及び修正処理部中心間距離Ｄ（略して「中心間距離」と呼ぶ）の下限値について考察する。図１７に示すように、理想的には中心間距離Ｄは修正処理部半径ＲよりもＷ/２（すなわち０．５Ｗ）以上大きいことが望ましいが、グローバル配線の機能を破壊しない範囲の最低ラインとしては、修正処理部半径ＲよりもＷ/４（すなわち０．２５Ｗ）以上大きければよい。
【００８０】
一方、上限値は一義的には決まらないが、修正方法が最も効果を発揮する範囲での上限という観点から、図１３によって考察する。すなわち、中心間距離Ｄを修正処理部半径Ｒよりも十分に大きくとってよいのなら、通常の方法でも修正可能な場合がある。従って、ここに示した方法は、修正処理部６５と関係するグローバル配線間の距離が１Ｗ以内に近接するときに特に有効と考えられる。従って、中心間距離Ｄの上限はＲ＋１．５Ｗ程度ということになる。
【００８１】
また、図１３に示すように、修正処理部６５ｄの最大径Ｌ、すなわち、円形の場合は２Ｒおよび、修正処理部６５ｄの端部と近接するグローバル配線６４の間の間隔Ｇ（最小間隔）に着目すると、最大径Ｌが間隔Ｇよりも大きくなるように（グローバル配線の機能を破壊しない範囲で間隔Ｇが負となる場合を含む）、スポット露光等の位置を決定すればよいことがわかる。最大径Ｌは、修正処理部６５が円形でない場合には、図１３の１点破線で示すように、グローバル配線に垂直な方向の最大差し渡しとなる。
【００８２】
また、図１３及び図１７において、対象プロセス層の最小線幅Ｗと修正処理部半径Ｒの関係に着目すると、Ｒは１Ｗから８Ｗ程度の範囲が特に好適である。
【００８３】
４．本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）の説明（主に図１９から図２３）
図１９は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（アルミニウム系通常配線パターニング）である。図２０は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜塗布）である。図２１は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜露光）である。図２２は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜現像）である。図２３は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（配線膜エッチング）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）を説明する。
【００８４】
このセクションのパターン修正は、たとえばセクション２の第1層配線領域Ｍ１から第３層配線領域Ｍ３のいずれか一層のアルミニウム系配線パターン膜３について行われるが、ここでは、第1層配線領域Ｍ１に関して、図１１及び図１２のＸ−Ｘ’断面を例にとり説明する。
【００８５】
図１９は、パターン検査完了時のＸ−Ｘ’断面である。まず、図２０に示すように、半導体ウエハのデバイス面１ａのほぼ全面に、たとえば、有機系フォト・レジスト（ＫｒＦエキシマ・レーザ露光用の化学増幅型レジスト等を例示することができる）を塗布し、通常の露光の際と同様に、プリ・ベーク処理を施す。ベーク条件は、たとえば摂氏１４０度、６０秒程度である。フォト・レジストの一例としては、たとえばポジ型の化学増幅型レジストを例示することができる。レジストの厚さは、たとえば、０．２マイクロ・メートルから数マイクロ・メートル程度を例示することができる。
【００８６】
プリ・ベーク処理の次に、図２１に示すように、セクション１で説明したレーザ修正装置（レーザ照射装置）内において、パターン修正のための露光を実行する。すなわち、図２１に示すように、セクション１で説明した対物レンズ系７１により集光されたレーザ・ビーム７２（たとえば波長２００ｎｍのＫｒＦエキシマ・レーザ）で、たとえばスポット露光を実行することにより、アルミニウム系配線パターン膜の不要部分４ｄの上方周辺のレジスト膜５を局所的に露光する。ここで、グローバル配線の最小寸法を０．３マイクロ・メートル程度（図１３の最小線幅Ｗに対応）とすると、レーザ・ビーム７２のスポット径（直径、図１３等における２Ｒ）は、たとえば、１．５マイクロ・メートル程度を例示することができる。２Ｒの好適な範囲としては、２Ｗから１６Ｗ程度（量産上、更に好適な範囲としては２Ｗから１０Ｗ程度）を例示することができる。
【００８７】
次に、図２２に示すように、レジスト膜５を現像して、レジスト膜開口６を形成する。
【００８８】
次に、図２３に示すように、ウエハ１は、レジスト膜開口６が形成されたレジスト膜５がある状態で、ドライ・エッチング装置に導入され、アルミニウム系配線パターン膜の不要部分４ｄの除去処理が実行される。ここで、エッチング条件としては、エッチング雰囲気は、たとえばＣ２Ｈ４ベース雰囲気（一例としてＣ２Ｈ４：７０ｓｃｃｍ，Ｎ２：３ｓｃｃｍ，Ｃｌ２：６０ｓｃｃｍ，ＢＣｌ２：４０ｓｃｃｍの混合ガス雰囲気）、処理圧力は、たとえば１．３パスカル程度、ステージ温度摂氏は、たとえば８０度程度、プラズマ・ソース・パワーは、たとえば８００ワット、バイアス・パワーは、たとえば１００ワット、エッチング時間は、たとえば６０秒程度を例示することができる。これで修正処理が完了し、不要と成ったレジスト膜５が除去される。
【００８９】
この後、ウエハ１は、通常のウエハ工程における次の工程に移送される。前記の修正工程は、第１層配線領域Ｍ１の形成工程に関するものであり、その場合は、第２層配線領域Ｍ２の形成工程に移送されることとなる。
【００９０】
５．本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）の説明（主に図２４から図３１）
セクション４では、アルミニウム系通常配線の修正を具体的に説明したが、このセクションでは同様のデバイス・レイアウトを前提に、銅系埋め込み配線の修正の具体例を説明する。具体的には、図１０と同一の平面レイアウトの第２層銅系埋め込み配線Ｍ２を例にとり説明する。埋め込み配線では、配線埋め込み溝を形成した段階でパターン修正を行うので、銅系埋め込み配線の埋め込み前においては、「配線」を「配線溝」とする必要がある。また、アルミニウム系通常配線における「ショート不良箇所」は、銅系埋め込み配線においては、「断線不良箇所（あるべきところに配線溝が形成されていない不良箇所）」に対応する点に留意する必要がある。
【００９１】
図２４は図１４に対応して、配線溝に断線不良がある状態で、銅系配線の埋め込みを行った場合の銅系埋め込み配線の様子を示す仮想的第２層銅系埋め込み配線の上面図である。図２５は図３０のデバイスに配線溝形成後、第２層銅系埋め込み配線の埋め込み前にパターン修正を施したところを示す仮想的第２層銅系埋め込み配線の上面図である。図２６は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（配線溝パターニング）である。図２７は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布）である。図２８は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜露光）である。図２９は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜現像）である。図３０は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（層間絶縁膜の不要部分エッチング）である。図３１は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（銅系配線の埋め込み）である。これらに基づいて、銅系埋め込み配線における断線不良とその修正の具体例を説明する。
【００９２】
図２４に示すように、ここには断線不良箇所３１（３１ｘ，３１ｙ，３１ｚ）が存在する。断線不良箇所３１ｘにおいては、第１のグローバル配線ＲＣ（６４）とローカル配線６２の間で、断線不良が発生している。ここには断線不良箇所３１（３１ｘ，３１ｙ，３１ｚ）が存在する。断線不良箇所３１ｙにおいては、第１のグローバル配線ＴＣ（６４）のセル内分岐配線６３とローカル配線６２の間で、断線不良が発生している。断線不良箇所３１ｚにおいては、第１のグローバル配線ＲＣ（６４）とローカル配線６２（第２のグローバル配線ＴＣのセル内分岐配線６３）の間で、断線不良が発生している。
【００９３】
次に、図２５にレーザ・スポット・ビーム６５（６５ｘ，６５ｚ）によるパターン修正を説明する。断線不良箇所３１ｘ，３１ｚについては、直接、グローバル配線溝に関係しているので、修正する必要があるが、断線不良箇所３１ｙは当該ピクセルに固有の不良であり、画像処理でカバーできるので、修正する必要がない。図２５に示すように、修正処理部６５ｘにおいては、ローカル配線用配線溝６２の機能を実質的に回復せず、第１のグローバル配線用配線溝ＲＣの機能を実質的に回復するように、レーザ・リペア処理されている。一方、修正処理部６５ｚにおいては、ローカル配線用配線溝６２（すなわち、第２のグローバル配線溝ＴＣのセル内分岐配線用配線溝６３）の機能を実質的に回復せず、第１のグローバル配線用配線溝ＲＣの機能を実質的に回復するように、レーザ・リペア処理されている。
【００９４】
次に、図２４及び図２５のＹ−Ｙ’断面について、図２６から図３１に基づいて、断線不良修正プロセスの詳細フローを説明する。図２４に対応する配線溝形成時点のＹ−Ｙ’断面は、図２６に示すようになっている。すなわち、半導体ウエハ１のデバイス面側には、ゲート電極等をカバーして、配線層にいたるプリ・メタル絶縁膜２１があり、その上の第1層配線層間絶縁膜２６内に銅系埋め込み配線パターン膜２６（Ｍ１）が埋め込まれている。その上には、第２層配線Ｍ２に属する第２層層間絶縁膜３４があり、更にその上に、第２層層内絶縁膜３５がある。この第２層層内絶縁膜３５は、配線溝パターニング工程でパターニングされており、転送制御線溝ＴＣのセル内分岐配線溝６３は相当長さに渡り絶縁膜（断線不良箇所３１）に埋め込まれており、リセット制御線溝ＲＣ（６４）の幅もかなり狭くなっている。同図に、本来のセル内分岐配線溝の存在領域６３’および本来のグローバル配線溝の幅６４’を示す。
【００９５】
先ず、図２７に示すように、ウエハ１のデバイス面１ａ（第１の主面）側のほぼ全面にフォト・レジスト膜５（レジスト膜）を塗布する。次に、図２８に示すように、セクション４（図２１）と同様に、レーザ・ビーム７２による局所露光を実行する（通常、ウエハ上には複数の修正箇所があるので、それらを逐次露光する）。続いて、図２９に示すように、レジスト膜５を現像することによって、レジスト膜開口６を形成する。次に、図３０に示すように、パターニングされたレジスト膜５をエッチング・マスクとして、下層の膜（層内絶縁膜３５の一部）をエッチングすることで、欠陥を修正する（修正処理部６５ｚ）。その後、不要になったレジスト膜５をアッシング等により除去する。続いて、図３１に示すように、配線溝６３，６４等に銅系メタル配線構造（通常タンタル系バリアメタル及び銅系配線部材を主要な構成要素とする）を埋め込み、転送制御線ＴＣのセル内分岐配線６３、グローバル配線６４等を形成する。グローバル配線６４には余剰埋め込みメタル部６９が連結しているが、グローバル配線６４の機能を損なうことはない。
【００９６】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、前記各実施の形態では、一つ又は複数の欠陥のあるプロセス層の上のレジスト膜をレーザで局所露光して、そのレジスト膜を現像して、パターニングされたレジスト膜をエッチング・マスクとして、下層の膜をエッチングすることで、欠陥を修正するプロセス（「局所露光方式」という）を説明したが、本願発明はそれに限定されるものではなく、レジスト膜を直接レーザ・アブレーション（Ｌａｓｅｒ Ａｂｌａｔｉｏｎ）により除去し、それによってパターニングされたレジスト膜をエッチング・マスクとして、下層の膜をエッチングすることで、欠陥を修正するプロセス（「レジスト膜レーザ・アブレーション方式」という）等にも適用できることは言うまでもない。ただし、局所露光方式は、より微弱なレーザ出力で加工できるほか、微細加工特性が良好である。一方、レジスト膜レーザ・アブレーション方式は、工程数を削減できるメリットがある。更に、配線の欠陥等を直接、レーザ・アブレーション等により除去するプロセス（「直接レーザ・アブレーション方式」という）等にも適用できることは言うまでもない。直接レーザ・アブレーション方式は、工程数を大幅に削減できるメリットがある。また、直接レーザ・アブレーション方式に比べて、局所露光方式およびレジスト膜レーザ・アブレーション方式は、微細加工形状の良好さ及びデバイスの信頼性において優れている。
【００９８】
なお、前記各実施の形態では、「局所露光方式」を実現するために、セクション１で説明したレーザ照射装置を例にとり説明したが、たとえば通常の半導体ウエハプロセスのパターニング工程（露光工程）で用いられる紫外線を露光光に用いた縮小投影露光装置等（ステッパやスキャナ等）を用いたマスク露光（修正露光に対応した開口パターン等を有する光学マスクを使用する）を用いてもよい。
【００９９】
なお、前記各実施の形態では、対象デバイスとして、アクティブ型ＣＭＯＳ２次元イメージ・センサを搭載したデバイスを例にとり説明したが、アクティブ型に限らず、パッシブ型、デジタル型等にも適用できることは言うまでもない。また、対象デバイスとしては、ＣＭＯＳ２次元イメージ・センサに限らず、その他の撮像素子、受光素子、光検出装置、その他のセル・アレイを有するデバイスに広く適用できる。
【符号の説明】
【０１００】
１ 半導体ウエハまたは半導体基板
１ａ 半導体ウエハのデバイス面（上面又は第1の主面）
１ｂ 半導体ウエハの裏面（下面又は第2の主面）
１ｅ 半導体ウエハのＮ型エピタキシャル領域
１ｓ 半導体ウエハの半導体基板領域（Ｎ型シリコン単結晶基板）
２ ウエハ上の絶縁膜（プリ・メタル絶縁層または多層配線領域）
３ アルミニウム系配線パターン膜
４、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ アルミニウム系配線パターン膜の不要部分（ショート不良箇所）
５ レジスト膜
６ レジスト膜開口
７ ディープＰウエル領域
８ 通常Ｐウエル領域
９ フォト・ダイオードのＮ極を構成するＮ型領域
１０ フォト・ダイオードのＰ極を構成するＮ型領域
１４ Ｎチャネル型ＭＩＳＦＥＴのソース又はドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極（Ｎ型ポリシリコン膜）
１７ ゲート電極加工用ハード・マスク（ＣＶＤシリコン酸化膜）
１８ サイド・ウォール・スペーサ
１９ 反射防止膜（窒化シリコン膜）
２０ フィールド絶縁膜
２１ プリ・メタル絶縁膜
２２ タングステン・プラグ
２３ 層間＆層内絶縁膜（または上層絶縁膜）
２４ インナ・レンズ
２５ 銅系埋め込み配線パターン膜
２６ 第1層配線層間絶縁膜
３１，３１ｘ，３１ｙ，３１ｚ 断線不良箇所（配線溝とすべきであった部分）
３４ 層間絶縁膜
３５ 層内絶縁膜
４１ （転送制御線の）中心線
４２ （リセット制御線の）中心線
５０ イメージ・センサ部
５１ ピクセル部（受光セル部）
５２ 読み出し制御線（または同配線溝）
５３ 読み出し信号線
５４ 読み出し回路
５５ ピクセル・アレイ
５９ ロー・デコーダ
６０ カラム・デコーダ
６１ （読み出し信号線の）セル内分岐配線
６２ ローカル配線（または同配線溝）
６３ （転送制御線の）セル内分岐配線（または同配線溝）
６３’ 本来のセル内分岐配線溝の存在領域
６４ グローバル配線
６４’ 本来のグローバル配線溝の幅
６５，６５ａ，６５ａ’，６５ｂ，６５ｂ’，６５ｃ，６５ｄ，６５ｄ’，６５ｅ，６５ｅ’，６５ｆ，６５ｇ，６５ｘ，６５ｚ 修正処理部
６６ （読み出し信号線の）中心線
６７ （修正処理部の）中心のオフセット限界線
６８ （修正処理部の）中心（重心）
６９ 余剰埋め込みメタル部
７１ 対物レンズ系
７２ レーザ・ビーム
８０ レーザ修正装置
８１ ウエハ・ステージ
８２ 観測光学系
８３ 観測用光源
８４、８５ 中間レンズ系
８６、８７ ビーム・スプリッタ
８８ 結像レンズ
８９ イメージ・センサ
９１ レーザ加工光学系
９２ レーザ光源
９３ ビーム形状整形器
Ｃ ポリ・シリコン等コンタクト
Ｄ グローバル配線中心及び修正処理部中心間距離
ＦＤ フローティング拡散領域
Ｇ 修正処理部と関係グローバル配線の最小間隔
Ｌ 関係グローバル配線に垂直方向の修正処理部の最大径
Ｍ１ 第1層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＰＤ フォト・ダイオード
ＱＦ ソース・フォロア・トランジスタ
ＱＲ リセット・トランジスタ
ＱＳ セレクト・トランジスタ
ＱＴ 転送トランジスタ
Ｒ 修正処理部の幅の半分または半径
ＲＣ リセット制御線（または同配線溝）
ＴＣ 転送制御線（または同配線溝）
Ｖ１ 第１ビア・コンタクト（または同ビア・ホール）
Ｖ２ 第２ビア・コンタクト（または同ビア・ホール）
Ｖｄｄ リセット電源線
Ｗ 最小線幅
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）のデバイス構造および半導体集積回路装置（または半導体装置）の製造方法における配線修正技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００２−９２７２号公報（特許文献１）には、Ｘ線検知用２次元センサのレーザ・リペアに関して、多数のセルを連結する共通信号線（グローバル配線）をレーザで切断したことに起因するセルにおける不具合を解消するために、当該セルにおいて、付加的な切断処理をする技術が開示されている。
【０００３】
国際公開第２００４／０９９８６６号パンフレット（特許文献２）には、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子のレーザ・リペアに関して、メタル・パターンのショート不良箇所を修正するために、不要部分のみを除去する例が開示されている。
【０００４】
日本特開２００４−２４１４９８号公報（特許文献３）には、画素ピッチを縮小することのできるピクセル構造を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサが開示されている。
【０００５】
日本特開２００４−１０６０４８号公報（特許文献４）、米国特許公開２００８−０５０６７７号公報（特許文献５）、または米国特許公開２００９−０３９２７５号公報（特許文献６）には、半導体装置の製造過程において、アライメント・マーク上の不透明膜を、たとえばビームの断面形状が縦５マイクロ・メートルで横８０マイクロ・メートル程度の矩形の紫外線パルス・レーザ・アブレーション（Ｐｕｌｓｅ Ｌａｓｅｒ Ａｂｌａｔｉｏｎ）により、除去する技術が開示されている。
【０００６】
日本特開平８−３４００４９号公報（特許文献７）図３には、アルミ配線ヒューズを切断するために、アルミニウム配線層上にレジストを塗布し、アルミニウム配線上のフォト・レジストを２ミクロン程度の大きさで部分的にレーザ・アブレーション加工もしくは露光現像処理した後、エッチングによってアルミニウム配線を除去するプロセス・フローが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−９２７２号公報
【特許文献２】国際公開第２００４／０９９８６６号パンフレット
【特許文献３】特開２００４−２４１４９８号公報
【特許文献４】特開２００４−１０６０４８号公報
【特許文献５】米国特許公開２００８−０５０６７７号公報
【特許文献６】米国特許公開２００９−０３９２７５号公報
【特許文献７】特開平８−３４００４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
デジタル一眼レフ・カメラ用のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージ・センサ（以下では０．３５マイクロ・メートル・プロセスを例にとり説明する）は、３５ｍｍフルサイズ・カメラの制約から長さ４０．１ｍｍ、幅２６．５ｍｍというように非常に大きく、２００φウエハ上に２０チップ程度しか配置できない。従って、ウエハあたり、欠陥が数個存在しただけで、歩留まりが大きく低下する。
【０００９】
これらの欠陥のモード分布を解析したところによると、アルミニウム系配線層のショート欠陥が大多数を占めていることが明らかとなった。そこで、これらのメタル・ショート欠陥を数ミクロン角以上の矩形ビームでスキャンする一般的なレーザ・トリミング技術により、除去することを検討したが、サブ・ミクロン・オーダの加工は非常に困難であることが判明した。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、高い歩留まりを達成できる半導体集積回路装置の構造、および半導体集積回路装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、多数のピクセルがマトリクス状に配列されたピクセル・アレイ、このピクセル・アレイを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、前記複数のグローバル配線の内の第１のグローバル配線と、前記多数のピクセルの内の第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、多数のピクセルがマトリクス状に配列されたピクセル・アレイ、このピクセル・アレイを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、前記複数のグローバル配線の内の第１のグローバル配線と、前記多数のピクセルの内の第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するので、高歩留まりを達成することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるパターン修正プロセスに使用するレーザ露光装置の模式構造図である。
【図２】本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）のイメージ・センサ部のレイアウトを示す回路レイアウト図である。
【図３】図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部の回路構成を示す回路図である。
【図４】図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部のデバイス断面構造の一例を示すデバイス模式断面図である。
【図５】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（ゲート・ポリ・シリコン膜パターニング）である。
【図６】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第１層アルミニウム系配線パターニング）である。
【図７】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第２層アルミニウム系配線パターニング）である。
【図８】本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第３層アルミニウム系配線パターニング）である。
【図９】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。
【図１０】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。
【図１１】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。
【図１２】図６において、第１層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。
【図１３】図１２の右上部分の拡大上面説明図である。
【図１４】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。
【図１５】図７において、第２層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。
【図１６】図６において、第１層アルミニウム系配線のみを示した上面図（図１２と異なる方法で、欠陥を修正したところ）である。
【図１７】図１３と同じ箇所の拡大上面説明図である。
【図１８】図５から図１７および図３１から図３３の図中の部材表示の説明図である。
【図１９】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（アルミニウム系通常配線パターニング）である。
【図２０】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜塗布）である。
【図２１】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜露光）である。
【図２２】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜現像）である。
【図２３】本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（配線膜エッチング）である。
【図２４】図１４に対応して、配線溝に断線不良がある状態で、銅系配線の埋め込みを行った場合の銅系埋め込み配線の様子を示す仮想的第２層銅系埋め込み配線の上面図である。
【図２５】図３０のデバイスに配線溝形成後、第２層銅系埋め込み配線の埋め込み前にパターン修正を施したところを示す仮想的第２層銅系埋め込み配線の上面図である。
【図２６】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（配線溝パターニング）である。
【図２７】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布）である。
【図２８】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜露光）である。
【図２９】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜現像）である。
【図３０】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（層間絶縁膜の不要部分エッチング）である。
【図３１】本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（銅系配線の埋め込み）である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部。
【００２０】
２．前記１項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００２１】
３．前記１または２項の半導体集積回路装置において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【００２２】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【００２３】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記第１のグローバル配線の中心線と前記修正処理部の中心の距離は、前記中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、（Ｒ＋０．２５Ｗ）から（Ｒ＋１．５Ｗ）の範囲である。
【００２４】
６．前記１から５項のいずれか一つの半導体集積回路装置において、前記第１のグローバル配線の中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、ＲはＷから８Ｗの範囲である。
【００２５】
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記修正処理部の最大径は、前記修正処理部と前記第１のグローバル配線の最小間隔よりも大きい。
【００２６】
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記修正処理部は、実質的に円形もしくは円形の集合体もしくはスリット形である。
【００２７】
９．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理を実施する工程。
【００２８】
１０．前記９項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００２９】
１１．前記９または１０項の半導体集積回路装置の製造方法において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【００３０】
１２．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【００３１】
１３．前記９から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記ショート不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記ショート不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【００３２】
１４．以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所が、そのローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理された修正処理部。
【００３３】
１５．前記１４項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００３４】
１６．前記１４または１５項の半導体集積回路装置において、更に以下を含む：
（ｆ）前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に埋め込まれた銅系メタル埋め込み配線。
【００３５】
１７．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理を実施する工程。
【００３６】
１８．前記１７項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【００３７】
１９．前記１７または１８項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記断線不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記断線不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【００３８】
２０．前記１７から１９項のいずれか一つの半導体集積回路装置の製造方法において、更に以下を含む：
（ｙ）前記工程（ｘ）の後、前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に、銅系メタル埋め込み配線を埋め込む工程。
【００３９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４５】
６．レーザ・ビームの「スキャン」または「スキャンニング」には、「連続スキャン」と「ステップ・スキャン」があり、本願においては、制御が容易なことから、主に「ステップ・スキャン」を中心に説明する。しかし、照射量を等価にすれば、「連続スキャン」でも可能であることは言うまでもない。
【００４６】
７．レーザ・ビームの「レーザ・スポット径」は、光強度が円の中心光強度（最大値）の半分になる部分を円周としたときの直径に対応する。
【００４７】
８．ピクセル・アレイおよびピクセル等について、「グローバル配線」とは、ピクセル・アレイを横断又は縦断する配線であり、「ローカル配線」とは、単一の又は隣接するピクセル内の複数点間を連結する配線、あるいは、単一の又は隣接するピクセル内におけるグローバル配線の分岐配線を指す。
【００４８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５０】
１．本願の各実施の形態の半導体集積回路装置の製造方法のパターン修正プロセスに使用するパターン修正装置の概要の説明（主に図１）
図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるパターン修正プロセスに使用するレーザ露光装置の模式構造図である。図１に基づいて、レーザ局所露光装置の概要を説明する。
【００５１】
図１に示すように、被処理ウエハ１は、通常、レーザ修正装置８０（レーザ・スポットまたはスキャンニング露光装置）内のウエハ・ステージ８１上にデバイス面１ａを上向きにした状態で真空吸着される。その状態で、ウエハ・ステージ８１下のＸＹΘテーブル（ＸＹテーブルと略称する）が移動することによって、２次元的なスキャン動作が実行される。
【００５２】
ウエハ１の水平位置は、先行するパターン検査データに基づいて、観測光学系８２が位置認識して、自動的に所定の修正位置に移動する。この観測光学系８２は、観測用光源８３、中間レンズ系８４、ビーム・スプリッタ８６、結像レンズ８８、イメージ・センサ８９等から構成されている。一方、レーザ加工光学系は、レーザ光源９２、スポット径等を調整するビーム形状整形器９３、このビーム形状整形器９３を通過したレーザ・ビーム７２を主光軸方向に送る中間レンズ系８５、中間レンズ系８５を通過したレーザ・ビーム７２の主要部をウエハ１の方向に反射するビーム・スプリッタ８７、ビーム・スプリッタ８７から反射された加工用レーザ・ビーム７２をレーザ光の波長と同程度から数倍程度の径（直径）のスポット（断面がほぼ円形の集光部をレジスト膜の層に結像させる）に集光する対物レンズ系７１等から構成されている。
【００５３】
ここで、レーザ光源９２としては、今後の微細化を考慮すると、サブ・ミクロンのスポット状ビームを形成する必要があることから、紫外線レーザが好適である。従って、たとえば、ＫｒＦエキシマ・レーザによる波長２４８ｎｍ，エネルギ密度１から数十ｍＪ/ｃｍ２程度を例示することができる。また、Ｎｄ−ＹＡＧレーザの基本波１０６４ｎｍの第４高調波２６６ｎｍ等も適用することができる。後者の方は、若干、最小スポット径は大きくなるもののプロセス・コストの低減に有効である。なお、微細化等により、更に微細な最小スポット径が要求される場合には、ＡｒＦエキシマ・レーザによる波長１９３ｎｍのレーザ光を使用してもよい。これにより、１００ｎｍ程度又はそれ以下のスポット径まで形成可能である。
【００５４】
これらから、理論的には１００ｎｍ程度のスポット径の短波長レーザを用いて、その２から３倍程度の最小線幅を持つデバイスに対して修正をするという選択肢（「微細スポット光修正」という）も存在する。しかし、波長１９３ｎｍのＡｒＦエキシマ・レーザよりも短波長の有力なレーザ光源は簡単に得られない等の事情により、更なる微細化には対応できないという問題がある。また、そのような微細スポットを更に一桁高い微細精度で制御する修正装置の開発が現実的に（経済的に）可能かどうかの問題もある。
【００５５】
従って、以下の実施の形態では、主に、最小線幅よりも大きな（典型的には数倍程度）レーザ・スポット・ビームを用いた修正方法を説明する。これは、ＣＭＯＳイメージ・センサ等の２次元受光素子が、対象である色の変化は数ピクセル間では微小であるため、画像処理によって補完できるという特徴に着目してなされたものである。すなわち、あるグローバル配線に対応してピクセルの多くが不良となると、当該２次元受光素子（当該チップ）は不良となるが、パターン不良に対応する分散した複数のピクセルが不良となっても、グローバル配線の機能さえ回復すれば、当該２次元受光素子（当該チップ）は不良とはならない。従って、修正処理によって、パターン不良に対応する分散した複数のピクセルの機能を破壊しても、グローバル配線の機能が回復すればよい、または、グローバル配線の機能を破壊しなければよいという修正戦略（「大スポット光修正」という）をとれば、デバイスの最小線幅やりも大きなレーザ・スポット・ビームを用いた修正方法が可能となる。この大スポット光修正では、レーザのエネルギーを比較的大きな部分に集光するので、エネルギー的には微細スポット光修正と比較して不利となるので、一旦、レジスト膜等をレーザ・ビームで局所露光することが有効である。しかし、大スポット光修正では、スポット径が大きい分、修正速度は非常に速くなる。また、レーザ波長の数倍のビーム径のレーザ・スポット・ビームを用いるので、ＡｒＦエキシマ・レーザによる波長１９３ｎｍのレーザ光（理論的な最小ビーム径は１００ｎｍ以下）を使用すると、理論的には、最小線幅が３２ｎｍの製品まで修正可能であることがわかる。
【００５６】
２．本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）構造の概要の説明（主に図２から図４）
ここでは、本願発明の対象デバイスの一例として、２次元受光素子、すなわち、撮像素子に分類されるＣＭＯＳイメージ・センサ（アクティブ型）または、それを搭載した半導体集積回路装置を説明する。ここでは、最小線幅が、ほぼ０．３マイクロ・メートル程度（主に修正対象となる配線層の最小線幅はプロセス層にもよるが、概ね、０．２５マイクロ・メートルから０．３５マイクロ・メートル程度である）の製品を例にとり、説明する。現在の最微細プロセス（４５ｎｍプロセス等）と比べると、加工寸法としては、比較的大きいが、チップサイズが非常に大きいため、ウエハあたり１から２個程度のパターン不良でも５から１０％の歩留まり低下につながる点を考慮すると、最微細プロセス又はそれ以上の困難性を伴う。また、デバイス面積の点では、大型液晶表示装置は非常にデバイス面積が大きいが、その加工寸法は概ね３０マイクロ・メートル程度であり、本願が主に取り扱うデバイスと比較して、１００倍程度の差がある。そのため、大型液晶表示装置の修正では、高出力の赤外線レーザが使用できる有利さがある。これに対して、ＣＭＯＳイメージ・センサ等の製品では、サブ・ミクロン領域での加工が必要なため、比較的出力が大きいレーザ光源が限定されている状況にある。
【００５７】
図２は本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）のイメージ・センサ部のレイアウトを示す回路レイアウト図である。図３は図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部の回路構成を示す回路図である。図４は図２のイメージ・センサ部のピクセル・アレイの単位ピクセル部のデバイス断面構造の一例を示すデバイス模式断面図である。これらに基づいて、ＣＭＯＳイメージ・センサの要部構造の概要を説明する。
【００５８】
図２および図３に示すように、ＣＭＯＳイメージ・センサ部５０は、非常に多くのピクセル部５１をマトリクス状に配置したピクセル・アレイ５５を有している。各ピクセル部５１は、フォト・ダイオードＰＤ、転送トランジスタＱＴ、フローティング拡散領域ＦＤ、リセット・トランジスタＱＲ、読み出し用ソース・フォロア・トランジスタＱＦ、読み出しセレクト・トランジスタＱＳ等を有する。
【００５９】
ピクセル・アレイ５５を横断又は縦断するグローバル配線としては、転送トランジスタＱＴを制御する転送制御線ＴＣ、リセット・トランジスタＱＲを制御するリセット制御線ＲＣ、このリセットのためのリセット電源線Ｖｄｄ、読み出しセレクト・トランジスタＱＳを制御する読み出し制御線５２、読み出し用ソース・フォロア・トランジスタＱＦを通して信号を読み出す読み出し信号線５３等がある。
【００６０】
読み出し制御線５２は、ロー・デコーダ５９によって制御されており、一方、読み出し信号線５３はカラム・デコーダ６０に制御されており、読み出された信号は、読み出し回路５４を介して、外部に送出される。
【００６１】
このピクセル部５１周辺のデバイス断面は、図４のような構造となっている。すなわち、Ｎ型シリコン単結晶基板１ｓ（またはウエハ、たとえば２００φ）の上面には、Ｎ型エピタキシャル領域１ｅがあり（いわゆるＮ型エピタキシャル基板又はウエハ１）、そこには、ピクセル部５１用のディープＮウエル領域７および周辺部用の通常Ｐウエル領域８が設けられている。このディープＰウエル領域７内には、フォト・ダイオードＰＤのＮ極を構成するＮ型領域９およびＰ極を構成するＮ型領域１０が設けられている。また、ディープＰウエル領域７と通常Ｐウエル領域８の両方に、Ｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース又はドレイン領域１４（フローティング拡散領域ＦＤは、それらの一部である）が設けられている。ディープＰウエル領域７と通常Ｐウエル領域８の表面には、フィールド絶縁膜２０およびゲート絶縁膜１５があり、その上には、Ｎ型ポリシリコン・ゲート電極１６が設けられており、これらのゲート電極１６は、ハード・マスク１７を用いてパターニングされている。ゲート電極１６の周りには、サイド・ウォール・スペーサ１８が配置されている。フォト・ダイオード５６の上方には、反射防止膜としての窒化膜１９が設けられている。
【００６２】
Ｎ型エピタキシャル基板１上にプリ・メタル絶縁膜２１が設けられており、それを貫通してタングステン・プラグ２２等のポリ・シリコン等コンタクト部材Ｃが配置されている。プリ・メタル絶縁膜２１上には、第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３が配置されている。
【００６３】
第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３上は、層間＆層内絶縁膜２３によって埋め込まれており、この層間＆層内絶縁膜２３上に第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３が配置されている。この第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３の幾つかは、先に第1層配線領域Ｍ１を構成するアルミニウム系配線パターン膜３とタングステン・プラグ２２（第１ビア・コンタクトＶ１）によって電気的に接続されている。
【００６４】
第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３上は、再び層間＆層内絶縁膜２３（ファイナルパッシベーション膜等を含む上層絶縁膜）によって埋め込まれており、この層間＆層内絶縁膜２３上に第３層配線領域Ｍ３を構成するアルミニウム系配線パターン膜３が配置されている。この第３層配線領域Ｍ３を構成するアルミニウム系配線パターン膜３の幾つかは、先に第２層配線領域Ｍ２を構成するアルミニウム系配線パターン膜３とタングステン・プラグ２２（第２ビア・コンタクトＶ２）によって電気的に接続されている。この上層絶縁膜２３上には、インナ・レンズ層２４が設けられている。
【００６５】
３．本願の一実施の形態の半導体集積回路装置の一例であるデバイス（ＣＭＯＳイメージ・センサ）構造（要部平面フローを含む）の詳細およびパターン修正の説明（主に図５から図１８）
ここでは、セクション１で説明したレーザ露光装置を用いて、セクション２で説明したデバイスの製造プロセス途中でのパターン修正を実行する具体的な方法等について説明する。
【００６６】
図５は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（ゲート・ポリ・シリコン膜パターニング）である。図６は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第１層アルミニウム系配線パターニング）である。図７は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第２層アルミニウム系配線パターニング）である。図８は本願の一実施の形態の半導体集積回路装置の一例であるＣＭＯＳイメージ・センサの製造プロセスにおける要部平面フロー図（第３層アルミニウム系配線パターニング）である。図９は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。図１０は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥のない場合）である。図１１は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。図１２は図６において、第１層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。図１３は図１２の右上部分の拡大上面図であり、グローバル配線の中心線と修正処理部の中心の距離の上限近傍を説明する説明図である。図１４は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥がある場合）である。図１５は図７において、第２層アルミニウム系配線のみを示した上面図（欠陥を修正したところ）である。図１６は図６において、第１層アルミニウム系配線のみを示した上面図（図１２と異なる方法で、欠陥を修正したところ）である。図１７は図１３と同じ箇所の拡大上面図であり、グローバル配線の中心線と修正処理部の中心の距離の下限近傍を説明する説明図である。図１８は図５から図１７および図３１から図３３の図中の部材表示の説明図である。
【００６７】
先ず、図５から図８および図１８に基づいて、ゲート電極パターニング完から第３層配線パターニング完までのピクセル・アレイ５５の平面構造を欠陥がない理想的な場合について説明する。なお、ピクセル・アレイ５５はピクセル部５１の繰り返し構造であるため、主に一つのピクセル部５１について説明する。
【００６８】
図５に示すように、各トランジスタＱＦ，ＱＲ，ＱＳ，ＱＴのゲート電極１６（Ｎ型ポリシリコン膜）がパターニングされる。次に、図６に示すように、ゲート電極層の上層に、層間絶縁膜を介して、第１層アルミニウム系配線Ｍ１がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、読み出し信号線５３がある。次に、図７に示すように、第１層アルミニウム系配線層上に、層間絶縁膜を介して、第２層アルミニウム系配線Ｍ２がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、読み出し制御線５２、転送制御線ＴＣ、リセット制御線ＲＣ等がある。次に、図８に示すように、第２層アルミニウム系配線層上に、層間絶縁膜を介して、第３層アルミニウム系配線Ｍ３がパターニングされる。このプロセス層に含まれる重要なグローバル配線には、リセット電源線Ｖｄｄがある。
【００６９】
ここで、主に修正対象となるプロセス層である第１層アルミニウム系配線層および第２層アルミニウム系配線層の平面構造の特徴について説明する。図９は図６において第１層アルミニウム系配線Ｍ１以外を非表示にしたものである。図９に示すように、ピクセル・アレイ５５を縦断して、読み出し信号線５３等のグローバル配線６４があり、ピクセル部５１には、複数のローカル配線６２がある。ローカル配線６２の中には、読み出し信号線５３のセル内分岐配線６１等も含まれる。
【００７０】
図１０は図７において第２層アルミニウム系配線Ｍ２以外を非表示にしたものである。図１０に示すように、ピクセル・アレイ５５を横断して、読み出し制御線５２、転送制御線ＴＣ、リセット制御線ＲＣ等のグローバル配線６４があり、ピクセル部５１には、複数のローカル配線６２がある。ローカル配線６２の中には、転送制御線ＴＣのセル内分岐配線６３等も含まれる。
【００７１】
次に、図１１から図１３に基づいて、第１層アルミニウム系配線層における実際のショート欠陥および、そのパターン修正の具体例を説明する。図１１に示すように、この場合にはアルミニウム系配線パターン膜の不要部分、すなわち、ショート不良箇所４（４ａ，４ｂ，４ｃ，４ｄ，４ｅ）が存在する。これらのショート不良箇所４（４ａ，４ｂ，４ｃ，４ｄ，４ｅ）の特徴は、第１のグローバル配線６４または、そのセル内の分岐配線６１、および、そのセル内のローカル配線６２との間で発生していることである。このローカル配線６２は、第２のグローバル配線６４のそのセル内の分岐配線６１である場合を含む。
【００７２】
具体的には、ショート不良箇所４ａ，４ｃは、第１のグローバル配線６４のセル内分岐配線６１と、その他のローカル配線６２との間で発生している。一方、ショート不良箇所４ｂ，４ｄ，４ｅは、第１のグローバル配線６４と、ローカル配線６２との間で発生している。
【００７３】
次に、この修正方法を図１２に例示する。図１２に示すように、破線の円は単一のレーザ・スポット照射による修正処理部６５（６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ）である。修正処理部６５ｂ，６５ｄ，６５ｅにおいては、そのローカル配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。一方、修正処理部６５ａ，６５ｃにおいては、セル内分岐配線の機能を実質的に破壊し（すなわち、ショート欠陥によって、そのセル内分岐配線を介して第１のグローバル配線の機能が実質的に損なわれないように）、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。
【００７４】
次に、図１４および図１５に基づいて、第２層アルミニウム系配線層における実際のショート欠陥および、そのパターン修正の具体例を説明する。図１４に示すように、この場合にはアルミニウム系配線パターン膜の不要部分、すなわち、ショート不良箇所４（４ｆ，４ｇ）が存在する。これらのショート不良箇所４（４ｆ，４ｇ）の特徴は、第１のグローバル配線６４または、そのセル内の分岐配線６３、および、そのセル内のローカル配線６２との間で発生していることである。このローカル配線６２は、第２のグローバル配線６４のそのセル内の分岐配線６３である場合を含む。
【００７５】
具体的には、ショート不良箇所４ｆは、第１のグローバル配線６４（ＴＣ）のセル内分岐配線６３と、その他のローカル配線６２との間で発生している。ショート不良箇所４ｇは、第１のグローバル配線６４（ＲＣ）と、第２のグローバル配線６４（ＴＣ）のセル内分岐配線６３との間で発生している。
【００７６】
次に、この修正方法を図１５に例示する。図１５に示すように、破線の円は単一のレーザ・スポット照射による修正処理部６５（６５ｆ，６５ｇ）である。修正処理部６５ｆにおいては、そのローカル配線（グローバル配線のセル内分岐配線を含む）の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理されている。修正処理部６５ｇにおいては、前記第１のグローバル配線の機能を実質的に破壊することなく、第２のグローバル配線ＴＣ（６４）のセル内分岐配線の機能を実質的に破壊するように、レーザ・リペア処理されている。なお、図１５における一点破線４１，４２は、それぞれ転送制御線ＴＣおよびリセット制御線ＲＣの中心線である。
【００７７】
ここで、図１２又は図１５に示したレーザ・ビームによるスポット露光部の形状または露光方式は、略円形に限らず、図１６に示すように、円形の集合体６５ｄ’，６５ｅ’（数個の相互に重なるスポット露光に対応）やスリット形状６５ａ’，６５ｂ’（スキャン露光または近接した多数の相互に重なるスポット露光に対応）であってもよい。ここで、図１６における一点破線６６は、読み出し信号線５３の中心線である。
【００７８】
次に、以上説明した修正方法（ここでは、図１２の修正処理部６５ｄを例にとり説明する）に関して、図１３及び図１７（図１６も参照）を用いて、修正処理部６５の中心６８と修正処理部６５に関係するグローバル配線（ここでは読み出し信号線５３）の中心との距離Ｄ（グローバル配線中心及び修正処理部中心間距離）、最小線幅Ｗ，修正処理部６５の関係するグローバル配線の中心線６６に直行する方向の前記修正処理部の幅の半分または半径Ｒ（修正処理部の広義の半径であるが、ここでは、単に「修正処理部半径」と呼ぶ）等の間の関係を説明する。
【００７９】
先ず、図１７によって、好適なグローバル配線中心及び修正処理部中心間距離Ｄ（略して「中心間距離」と呼ぶ）の下限値について考察する。図１７に示すように、理想的には中心間距離Ｄは修正処理部半径ＲよりもＷ/２（すなわち０．５Ｗ）以上大きいことが望ましいが、グローバル配線の機能を破壊しない範囲の最低ラインとしては、修正処理部半径ＲよりもＷ/４（すなわち０．２５Ｗ）以上大きければよい。
【００８０】
一方、上限値は一義的には決まらないが、修正方法が最も効果を発揮する範囲での上限という観点から、図１３によって考察する。すなわち、中心間距離Ｄを修正処理部半径Ｒよりも十分に大きくとってよいのなら、通常の方法でも修正可能な場合がある。従って、ここに示した方法は、修正処理部６５と関係するグローバル配線間の距離が１Ｗ以内に近接するときに特に有効と考えられる。従って、中心間距離Ｄの上限はＲ＋１．５Ｗ程度ということになる。
【００８１】
また、図１３に示すように、修正処理部６５ｄの最大径Ｌ、すなわち、円形の場合は２Ｒおよび、修正処理部６５ｄの端部と近接するグローバル配線６４の間の間隔Ｇ（最小間隔）に着目すると、最大径Ｌが間隔Ｇよりも大きくなるように（グローバル配線の機能を破壊しない範囲で間隔Ｇが負となる場合を含む）、スポット露光等の位置を決定すればよいことがわかる。最大径Ｌは、修正処理部６５が円形でない場合には、図１３の１点破線で示すように、グローバル配線に垂直な方向の最大差し渡しとなる。
【００８２】
また、図１３及び図１７において、対象プロセス層の最小線幅Ｗと修正処理部半径Ｒの関係に着目すると、Ｒは１Ｗから８Ｗ程度の範囲が特に好適である。
【００８３】
４．本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）の説明（主に図１９から図２３）
図１９は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（アルミニウム系通常配線パターニング）である。図２０は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜塗布）である。図２１は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜露光）である。図２２は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（レジスト膜現像）である。図２３は本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法におけるパターン修正プロセスのデバイス断面プロセス・フロー図（配線膜エッチング）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置（アルミニウム系通常配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）を説明する。
【００８４】
このセクションのパターン修正は、たとえばセクション２の第1層配線領域Ｍ１から第３層配線領域Ｍ３のいずれか一層のアルミニウム系配線パターン膜３について行われるが、ここでは、第1層配線領域Ｍ１に関して、図１１及び図１２のＸ−Ｘ’断面を例にとり説明する。
【００８５】
図１９は、パターン検査完了時のＸ−Ｘ’断面である。まず、図２０に示すように、半導体ウエハのデバイス面１ａのほぼ全面に、たとえば、有機系フォト・レジスト（ＫｒＦエキシマ・レーザ露光用の化学増幅型レジスト等を例示することができる）を塗布し、通常の露光の際と同様に、プリ・ベーク処理を施す。ベーク条件は、たとえば摂氏１４０度、６０秒程度である。フォト・レジストの一例としては、たとえばポジ型の化学増幅型レジストを例示することができる。レジストの厚さは、たとえば、０．２マイクロ・メートルから数マイクロ・メートル程度を例示することができる。
【００８６】
プリ・ベーク処理の次に、図２１に示すように、セクション１で説明したレーザ修正装置（レーザ照射装置）内において、パターン修正のための露光を実行する。すなわち、図２１に示すように、セクション１で説明した対物レンズ系７１により集光されたレーザ・ビーム７２（たとえば波長２００ｎｍのＫｒＦエキシマ・レーザ）で、たとえばスポット露光を実行することにより、アルミニウム系配線パターン膜の不要部分４ｄの上方周辺のレジスト膜５を局所的に露光する。ここで、グローバル配線の最小寸法を０．３マイクロ・メートル程度（図１３の最小線幅Ｗに対応）とすると、レーザ・ビーム７２のスポット径（直径、図１３等における２Ｒ）は、たとえば、１．５マイクロ・メートル程度を例示することができる。２Ｒの好適な範囲としては、２Ｗから１６Ｗ程度（量産上、更に好適な範囲としては２Ｗから１０Ｗ程度）を例示することができる。
【００８７】
次に、図２２に示すように、レジスト膜５を現像して、レジスト膜開口６を形成する。
【００８８】
次に、図２３に示すように、ウエハ１は、レジスト膜開口６が形成されたレジスト膜５がある状態で、ドライ・エッチング装置に導入され、アルミニウム系配線パターン膜の不要部分４ｄの除去処理が実行される。ここで、エッチング条件としては、エッチング雰囲気は、たとえばＣ２Ｈ４ベース雰囲気（一例としてＣ２Ｈ４：７０ｓｃｃｍ，Ｎ２：３ｓｃｃｍ，Ｃｌ２：６０ｓｃｃｍ，ＢＣｌ２：４０ｓｃｃｍの混合ガス雰囲気）、処理圧力は、たとえば１．３パスカル程度、ステージ温度摂氏は、たとえば８０度程度、プラズマ・ソース・パワーは、たとえば８００ワット、バイアス・パワーは、たとえば１００ワット、エッチング時間は、たとえば６０秒程度を例示することができる。これで修正処理が完了し、不要と成ったレジスト膜５が除去される。
【００８９】
この後、ウエハ１は、通常のウエハ工程における次の工程に移送される。前記の修正工程は、第１層配線領域Ｍ１の形成工程に関するものであり、その場合は、第２層配線領域Ｍ２の形成工程に移送されることとなる。
【００９０】
５．本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法に関する要部プロセス・フロー（パターン修正プロセス）の説明（主に図２４から図３１）
セクション４では、アルミニウム系通常配線の修正を具体的に説明したが、このセクションでは同様のデバイス・レイアウトを前提に、銅系埋め込み配線の修正の具体例を説明する。具体的には、図１０と同一の平面レイアウトの第２層銅系埋め込み配線Ｍ２を例にとり説明する。埋め込み配線では、配線埋め込み溝を形成した段階でパターン修正を行うので、銅系埋め込み配線の埋め込み前においては、「配線」を「配線溝」とする必要がある。また、アルミニウム系通常配線における「ショート不良箇所」は、銅系埋め込み配線においては、「断線不良箇所（あるべきところに配線溝が形成されていない不良箇所）」に対応する点に留意する必要がある。
【００９１】
図２４は図１４に対応して、配線溝に断線不良がある状態で、銅系配線の埋め込みを行った場合の銅系埋め込み配線の様子を示す仮想的第２層銅系埋め込み配線の上面図である。図２５は図３０のデバイスに配線溝形成後、第２層銅系埋め込み配線の埋め込み前にパターン修正を施したところを示す仮想的第２層銅系埋め込み配線の上面図である。図２６は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（配線溝パターニング）である。図２７は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜塗布）である。図２８は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜露光）である。図２９は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（レジスト膜現像）である。図３０は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（層間絶縁膜の不要部分エッチング）である。図３１は本願の他の実施の形態の半導体集積回路装置（銅系埋め込み配線の製品）の製造方法におけるパターン修正プロセス（図２４及び図２５のＹ−Ｙ’断面に対応）のデバイス断面プロセス・フロー図（銅系配線の埋め込み）である。これらに基づいて、銅系埋め込み配線における断線不良とその修正の具体例を説明する。
【００９２】
図２４に示すように、ここには断線不良箇所３１（３１ｘ，３１ｙ，３１ｚ）が存在する。断線不良箇所３１ｘにおいては、第１のグローバル配線ＲＣ（６４）とローカル配線６２の間で、断線不良が発生している。ここには断線不良箇所３１（３１ｘ，３１ｙ，３１ｚ）が存在する。断線不良箇所３１ｙにおいては、第１のグローバル配線ＴＣ（６４）のセル内分岐配線６３とローカル配線６２の間で、断線不良が発生している。断線不良箇所３１ｚにおいては、第１のグローバル配線ＲＣ（６４）とローカル配線６２（第２のグローバル配線ＴＣのセル内分岐配線６３）の間で、断線不良が発生している。
【００９３】
次に、図２５にレーザ・スポット・ビーム６５（６５ｘ，６５ｚ）によるパターン修正を説明する。断線不良箇所３１ｘ，３１ｚについては、直接、グローバル配線溝に関係しているので、修正する必要があるが、断線不良箇所３１ｙは当該ピクセルに固有の不良であり、画像処理でカバーできるので、修正する必要がない。図２５に示すように、修正処理部６５ｘにおいては、ローカル配線用配線溝６２の機能を実質的に回復せず、第１のグローバル配線用配線溝ＲＣの機能を実質的に回復するように、レーザ・リペア処理されている。一方、修正処理部６５ｚにおいては、ローカル配線用配線溝６２（すなわち、第２のグローバル配線溝ＴＣのセル内分岐配線用配線溝６３）の機能を実質的に回復せず、第１のグローバル配線用配線溝ＲＣの機能を実質的に回復するように、レーザ・リペア処理されている。
【００９４】
次に、図２４及び図２５のＹ−Ｙ’断面について、図２６から図３１に基づいて、断線不良修正プロセスの詳細フローを説明する。図２４に対応する配線溝形成時点のＹ−Ｙ’断面は、図２６に示すようになっている。すなわち、半導体ウエハ１のデバイス面側には、ゲート電極等をカバーして、配線層にいたるプリ・メタル絶縁膜２１があり、その上の第1層配線層間絶縁膜２６内に銅系埋め込み配線パターン膜２６（Ｍ１）が埋め込まれている。その上には、第２層配線Ｍ２に属する第２層層間絶縁膜３４があり、更にその上に、第２層層内絶縁膜３５がある。この第２層層内絶縁膜３５は、配線溝パターニング工程でパターニングされており、転送制御線溝ＴＣのセル内分岐配線溝６３は相当長さに渡り絶縁膜（断線不良箇所３１）に埋め込まれており、リセット制御線溝ＲＣ（６４）の幅もかなり狭くなっている。同図に、本来のセル内分岐配線溝の存在領域６３’および本来のグローバル配線溝の幅６４’を示す。
【００９５】
先ず、図２７に示すように、ウエハ１のデバイス面１ａ（第１の主面）側のほぼ全面にフォト・レジスト膜５（レジスト膜）を塗布する。次に、図２８に示すように、セクション４（図２１）と同様に、レーザ・ビーム７２による局所露光を実行する（通常、ウエハ上には複数の修正箇所があるので、それらを逐次露光する）。続いて、図２９に示すように、レジスト膜５を現像することによって、レジスト膜開口６を形成する。次に、図３０に示すように、パターニングされたレジスト膜５をエッチング・マスクとして、下層の膜（層内絶縁膜３５の一部）をエッチングすることで、欠陥を修正する（修正処理部６５ｚ）。その後、不要になったレジスト膜５をアッシング等により除去する。続いて、図３１に示すように、配線溝６３，６４等に銅系メタル配線構造（通常タンタル系バリアメタル及び銅系配線部材を主要な構成要素とする）を埋め込み、転送制御線ＴＣのセル内分岐配線６３、グローバル配線６４等を形成する。グローバル配線６４には余剰埋め込みメタル部６９が連結しているが、グローバル配線６４の機能を損なうことはない。
【００９６】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、前記各実施の形態では、一つ又は複数の欠陥のあるプロセス層の上のレジスト膜をレーザで局所露光して、そのレジスト膜を現像して、パターニングされたレジスト膜をエッチング・マスクとして、下層の膜をエッチングすることで、欠陥を修正するプロセス（「局所露光方式」という）を説明したが、本願発明はそれに限定されるものではなく、レジスト膜を直接レーザ・アブレーション（Ｌａｓｅｒ Ａｂｌａｔｉｏｎ）により除去し、それによってパターニングされたレジスト膜をエッチング・マスクとして、下層の膜をエッチングすることで、欠陥を修正するプロセス（「レジスト膜レーザ・アブレーション方式」という）等にも適用できることは言うまでもない。ただし、局所露光方式は、より微弱なレーザ出力で加工できるほか、微細加工特性が良好である。一方、レジスト膜レーザ・アブレーション方式は、工程数を削減できるメリットがある。更に、配線の欠陥等を直接、レーザ・アブレーション等により除去するプロセス（「直接レーザ・アブレーション方式」という）等にも適用できることは言うまでもない。直接レーザ・アブレーション方式は、工程数を大幅に削減できるメリットがある。また、直接レーザ・アブレーション方式に比べて、局所露光方式およびレジスト膜レーザ・アブレーション方式は、微細加工形状の良好さ及びデバイスの信頼性において優れている。
【００９８】
なお、前記各実施の形態では、「局所露光方式」を実現するために、セクション１で説明したレーザ照射装置を例にとり説明したが、たとえば通常の半導体ウエハプロセスのパターニング工程（露光工程）で用いられる紫外線を露光光に用いた縮小投影露光装置等（ステッパやスキャナ等）を用いたマスク露光（修正露光に対応した開口パターン等を有する光学マスクを使用する）を用いてもよい。
【００９９】
なお、前記各実施の形態では、対象デバイスとして、アクティブ型ＣＭＯＳ２次元イメージ・センサを搭載したデバイスを例にとり説明したが、アクティブ型に限らず、パッシブ型、デジタル型等にも適用できることは言うまでもない。また、対象デバイスとしては、ＣＭＯＳ２次元イメージ・センサに限らず、その他の撮像素子、受光素子、光検出装置、その他のセル・アレイを有するデバイスに広く適用できる。
【符号の説明】
【０１００】
１ 半導体ウエハまたは半導体基板
１ａ 半導体ウエハのデバイス面（上面又は第1の主面）
１ｂ 半導体ウエハの裏面（下面又は第2の主面）
１ｅ 半導体ウエハのＮ型エピタキシャル領域
１ｓ 半導体ウエハの半導体基板領域（Ｎ型シリコン単結晶基板）
２ ウエハ上の絶縁膜（プリ・メタル絶縁層または多層配線領域）
３ アルミニウム系配線パターン膜
４、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ アルミニウム系配線パターン膜の不要部分（ショート不良箇所）
５ レジスト膜
６ レジスト膜開口
７ ディープＰウエル領域
８ 通常Ｐウエル領域
９ フォト・ダイオードのＮ極を構成するＮ型領域
１０ フォト・ダイオードのＰ極を構成するＮ型領域
１４ Ｎチャネル型ＭＩＳＦＥＴのソース又はドレイン領域
１５ ゲート絶縁膜
１６ ゲート電極（Ｎ型ポリシリコン膜）
１７ ゲート電極加工用ハード・マスク（ＣＶＤシリコン酸化膜）
１８ サイド・ウォール・スペーサ
１９ 反射防止膜（窒化シリコン膜）
２０ フィールド絶縁膜
２１ プリ・メタル絶縁膜
２２ タングステン・プラグ
２３ 層間＆層内絶縁膜（または上層絶縁膜）
２４ インナ・レンズ
２５ 銅系埋め込み配線パターン膜
２６ 第1層配線層間絶縁膜
３１，３１ｘ，３１ｙ，３１ｚ 断線不良箇所（配線溝とすべきであった部分）
３４ 層間絶縁膜
３５ 層内絶縁膜
４１ （転送制御線の）中心線
４２ （リセット制御線の）中心線
５０ イメージ・センサ部
５１ ピクセル部（受光セル部）
５２ 読み出し制御線（または同配線溝）
５３ 読み出し信号線
５４ 読み出し回路
５５ ピクセル・アレイ
５９ ロー・デコーダ
６０ カラム・デコーダ
６１ （読み出し信号線の）セル内分岐配線
６２ ローカル配線（または同配線溝）
６３ （転送制御線の）セル内分岐配線（または同配線溝）
６３’ 本来のセル内分岐配線溝の存在領域
６４ グローバル配線
６４’ 本来のグローバル配線溝の幅
６５，６５ａ，６５ａ’，６５ｂ，６５ｂ’，６５ｃ，６５ｄ，６５ｄ’，６５ｅ，６５ｅ’，６５ｆ，６５ｇ，６５ｘ，６５ｚ 修正処理部
６６ （読み出し信号線の）中心線
６７ （修正処理部の）中心のオフセット限界線
６８ （修正処理部の）中心（重心）
６９ 余剰埋め込みメタル部
７１ 対物レンズ系
７２ レーザ・ビーム
８０ レーザ修正装置
８１ ウエハ・ステージ
８２ 観測光学系
８３ 観測用光源
８４、８５ 中間レンズ系
８６、８７ ビーム・スプリッタ
８８ 結像レンズ
８９ イメージ・センサ
９１ レーザ加工光学系
９２ レーザ光源
９３ ビーム形状整形器
Ｃ ポリ・シリコン等コンタクト
Ｄ グローバル配線中心及び修正処理部中心間距離
ＦＤ フローティング拡散領域
Ｇ 修正処理部と関係グローバル配線の最小間隔
Ｌ 関係グローバル配線に垂直方向の修正処理部の最大径
Ｍ１ 第1層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＰＤ フォト・ダイオード
ＱＦ ソース・フォロア・トランジスタ
ＱＲ リセット・トランジスタ
ＱＳ セレクト・トランジスタ
ＱＴ 転送トランジスタ
Ｒ 修正処理部の幅の半分または半径
ＲＣ リセット制御線（または同配線溝）
ＴＣ 転送制御線（または同配線溝）
Ｖ１ 第１ビア・コンタクト（または同ビア・ホール）
Ｖ２ 第２ビア・コンタクト（または同ビア・ホール）
Ｖｄｄ リセット電源線
Ｗ 最小線幅
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部。
【請求項２】
前記１項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項３】
前記１項の半導体集積回路装置において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【請求項４】
前記１項の半導体集積回路装置において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【請求項５】
前記１項の半導体集積回路装置において、前記第１のグローバル配線の中心線と前記修正処理部の中心の距離は、前記中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、（Ｒ＋０．２５Ｗ）から（Ｒ＋１．５Ｗ）の範囲である。
【請求項６】
前記１項の半導体集積回路装置において、前記第１のグローバル配線の中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、ＲはＷから８Ｗの範囲である。
【請求項７】
前記１項の半導体集積回路装置において、前記修正処理部の最大径は、前記修正処理部と前記第１のグローバル配線の最小間隔よりも大きい。
【請求項８】
前記１項の半導体集積回路装置において、前記修正処理部は、実質的に円形もしくは円形の集合体もしくはスリット形である。
【請求項９】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理を実施する工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１１】
前記９項の半導体集積回路装置の製造方法において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【請求項１２】
前記９項の半導体集積回路装置の製造方法において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【請求項１３】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記ショート不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記ショート不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【請求項１４】
以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所が、そのローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理された修正処理部。
【請求項１５】
前記１４項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１６】
前記１４項の半導体集積回路装置において、更に以下を含む：
（ｆ）前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に埋め込まれた銅系メタル埋め込み配線。
【請求項１７】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理を実施する工程。
【請求項１８】
前記１７項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１９】
前記１７項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記断線不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記断線不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【請求項２０】
前記１７項の半導体集積回路装置の製造方法において、更に以下を含む：
（ｙ）前記工程（ｘ）の後、前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に、銅系メタル埋め込み配線を埋め込む工程。
【請求項１】
以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部。
【請求項２】
前記１項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項３】
前記１項の半導体集積回路装置において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【請求項４】
前記１項の半導体集積回路装置において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【請求項５】
前記１項の半導体集積回路装置において、前記第１のグローバル配線の中心線と前記修正処理部の中心の距離は、前記中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、（Ｒ＋０．２５Ｗ）から（Ｒ＋１．５Ｗ）の範囲である。
【請求項６】
前記１項の半導体集積回路装置において、前記第１のグローバル配線の中心線に直行する方向の前記修正処理部の幅の半分または半径をＲとし、前記第１のグローバル配線の最小線幅をＷとしたとき、ＲはＷから８Ｗの範囲である。
【請求項７】
前記１項の半導体集積回路装置において、前記修正処理部の最大径は、前記修正処理部と前記第１のグローバル配線の最小間隔よりも大きい。
【請求項８】
前記１項の半導体集積回路装置において、前記修正処理部は、実質的に円形もしくは円形の集合体もしくはスリット形である。
【請求項９】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線の内の一つとの間を接続するローカル配線；
（ｅ）前記複数のグローバル配線の内の第１のグローバル配線または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線のセル内分岐配線と、前記第１のピクセル内にあるローカル配線との間のショート不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線または前記セル内分岐配線の機能を実質的に破壊し、前記第１のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理を実施する工程。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１１】
前記９項の半導体集積回路装置の製造方法において、前記グローバル配線および前記ローカル配線は、アルミニウム系配線である。
【請求項１２】
前記９項の半導体集積回路装置の製造方法において、前記第１のピクセル内にある前記ローカル配線は、前記複数のグローバル配線の内の第２のグローバル配線のセル内分岐配線である。
【請求項１３】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記ショート不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記ショート不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【請求項１４】
以下を含む半導体集積回路装置：
（ａ）集積回路基板；
（ｂ）前記集積回路基板の第１の主面上に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所が、そのローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理された修正処理部。
【請求項１５】
前記１４項の半導体集積回路装置において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１６】
前記１４項の半導体集積回路装置において、更に以下を含む：
（ｆ）前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に埋め込まれた銅系メタル埋め込み配線。
【請求項１７】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）半導体ウエハの第１の主面上に設けられた複数のチップ領域；
（ｂ）前記複数のチップ領域の各々に設けられ、多数のピクセルがマトリクス状に配列されたピクセル・アレイ；
（ｃ）前記ピクセル・アレイを横断又は縦断する複数のグローバル配線用配線溝；
（ｄ）前記多数のピクセルの各ピクセル内相互間、またはピクセル内と前記複数のグローバル配線用配線溝の内の一つとの間を接続するローカル配線用配線溝；
（ｅ）前記複数のグローバル配線用配線溝の内の第１のグローバル配線用配線溝または前記多数のピクセルの内の第１のピクセル内にある前記第１のグローバル配線用配線溝のセル内分岐配線用配線溝と、前記第１のピクセル内にあるローカル配線用配線溝との間の断線不良箇所、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記ローカル配線用配線溝または前記セル内分岐配線用配線溝の機能を実質的に回復せず、前記第１のグローバル配線用配線溝の機能を実質的に回復するように、レーザ・リペア処理を実施する工程。
【請求項１８】
前記１７項の半導体集積回路装置の製造方法において、前記ピクセル・アレイは、ＣＭＯＳセンサの主要部を構成する。
【請求項１９】
前記１７項の半導体集積回路装置の製造方法において、前記工程（ｘ）は、以下の下位工程を含む：
（ｘ１）前記半導体ウエハの前記第１の主面上にフォト・レジスト膜を形成する工程；
（ｘ２）前記断線不良箇所上の前記フォト・レジスト膜に局所的にレーザ・ビームを照射する工程；
（ｘ３）前記工程（ｘ２）の後、前記フォト・レジスト膜を現像する工程；
（ｘ４）前記工程（ｘ３）の後、現像された前記フォト・レジスト膜をマスクとして、前記断線不良箇所をエッチングすることにより除去する工程；
（ｘ５）前記工程（ｘ４）の後、前記フォト・レジスト膜を除去する工程。
【請求項２０】
前記１７項の半導体集積回路装置の製造方法において、更に以下を含む：
（ｙ）前記工程（ｘ）の後、前記複数のグローバル配線用配線溝、および前記ローカル配線用配線溝内に、銅系メタル埋め込み配線を埋め込む工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１１−３５０１６（Ｐ２０１１−３５０１６Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１７７２１８（Ｐ２００９−１７７２１８）
【出願日】平成２１年７月３０日（２００９．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年７月３０日（２００９．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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