【課題】HSG−Si層のグレインサイズを縮小せず、シリンダ型のキャパシタを形成する溝の開口部をHSG-Siで閉塞させず、溝内の誘電体層の全面に上部電極を形成し、大容量キャパシタを形成する半導体記憶装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、シリンダ構造で形成されたキャパシタを備えた半導体装置の製造方法であり、酸化膜を堆積させる工程と、内部にキャパシタを構成するシリンダを酸化膜に形成する工程と、アモルファスシリコン膜をシリンダの内面に沿って形成する工程と、シリンダ開口部近傍の内周領域のアモルファスシリコン膜上に、HSG成長を抑制するマスク層を形成する工程と、アモルファスシリコンに対しHSG処理を行なうと同時に多結晶シリコンに変換する工程と、マスク層の除去す工程と、多結晶シリコン上に絶縁膜を形成する工程と、導電層を絶縁膜上に形成する工程とを少なくとも有する。 （もっと読む）

【課題】製造歩留まりの向上と、製造スループットの短縮との両立を図ることのできる、より簡潔で確実なレーザ加工方法を提供する。
【解決手段】材料の異なる２以上の層からなる多層膜を有する加工対象物３に対し、多層膜を構成する各層の反射率に基づいてレーザ光Ｌの波長を選定して、加工物に対するレーザ光Ｌの照射を行う。 （もっと読む）

【課題】Ｗ層で形成されたビット線等の配線の上に、シリコン酸化膜による層間絶縁膜を生成する際、Ｗ層の配線の上に酸化防止膜として窒化シリコン膜を形成する場合、配線抵抗の増加の原因となるＷＮ層の形成を抑制することにより、従来例に比較して歩留まりを向上させる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程と、第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンの露出部を被覆する配線パターン被覆工程と、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。 （もっと読む）

【課題】銅との密着性および銅拡散防止性能に優れるバリア層を有する半導体装置、および、その半導体装置の製造方法を提供すること。
【解決手段】ダマシン配線が採用される半導体装置の製造方法における、バリア層形成工程において、半導体基板の周囲の雰囲気中の窒素ガスの濃度が、当該工程の初期および終期において相対的に低く、当該工程の中期において相対的に高くなるように制御する。これにより、絶縁層に被着し、第１の銅配線と第２の銅配線との間に介在するバリア層は、その材料に含有される窒素の濃度が、第１の銅配線および第２の銅配線との境界部分で相対的に低く、それらの境界部分に挟まれる中央部分で相対的に高くなるように変化するプロファイルを有する。 （もっと読む）

【課題】ダマシン構造の金属配線形成において、バリアメタル膜形成工程を省略し、タングステンのグレインサイズを大きくし、電気抵抗の低いタングステン配線を形成する方法を提供する。
【解決手段】半導体基板の上部に絶縁膜及びグルー膜を形成する段階と、上記グルー膜及び絶縁膜の一部を除去してトレンチを形成する段階と、トレンチ側壁に絶縁膜を形成する段階と、トレンチ内部をクリーニングする段階と、ＡＬＤ法により核生成を行う段階と、トレンチ及びグルー膜を含む上記半導体基板の上部にＣＶＤ法によりタングステン膜を形成する段階と、上記絶縁膜が露出されるまで研磨工程を実施してダマシン構造のタングステン配線を形成する段階からなる。 （もっと読む）

【課題】低抵抗タングステンを用いてコンタクトとビットライン金属配線を形成することにより、ビットラインの面抵抗値を減少させ、工程を簡素化してTATを改善させる方法を提供する。
【解決手段】層間絶縁膜１０１にコンタクトホールを形成し、バリアメタル１０２を形成後、全体構造上にＣＶＤ法によりタングステン膜を形成する。このときの核生成工程において、B2H6またはSiH4をドーピングし、タングステン膜のグレインサイズを増大させる。この後、ＣＭＰによりタングステン膜の表面粗さを緩和し、エッチングにより低抵抗タングステンからなるビットラインパターン１０３を形成する。 （もっと読む）

【課題】本発明は、半導体素子の製造装置及びこれを用いた半導体素子の製造方法を提供するためのものである。
【解決手段】半導体素子の製造装置は、基板を移送するトランスファーチャンバーと、トランスファーチャンバーに連結され、基板の上に珪化窒化チタニウム層を形成するための第１工程チャンバーと、トランスファーチャンバーに連結され、珪化窒化チタニウム層の上にタンタリウム層を形成するための第２工程チャンバーと、トランスファーチャンバーに連結され、タンタリウム層の上に銅シード層を形成するための第３工程チャンバーと、を含む。これによって、効率よく銅配線を形成することができる。 （もっと読む）

【課題】カバレッジを良好に保つことができる配線修正方法。
【解決手段】半導体装置１１の修正配線を引き出す接続孔１を集束イオンビーム加工によって形成する配線修正方法において、接続孔１の側面のうち、下層配線４と上層配線３を接続する修正配線を引き出す側に傾斜面を形成する。 （もっと読む）

【課題】コンタクトプラグを高い歩留まりにて形成し、半導体記憶装置の製造過程における歩留まりを向上させる構造の半導体記憶装置及びその製造方法を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板と、半導体基板の表面に形成されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート間に配置され、ＭＯＳトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられたパッド金属層と、パッド金属層上に設けられた層間絶縁膜と、層間絶縁膜上に設けられた記憶容量部と、層間絶縁膜を貫通する開口部に配置され、記憶容量部と前記パッド金属層を接続するコンタクトプラグとを有する。 （もっと読む）

【課題】有機不純物層の形成を抑え、且つ銅膜と下地となる金属との密着性のよい半導体装置の製造方法等を提供する。
【解決手段】チタン等の酸化傾向の高い金属からなるバリアメタル層１３（下地膜）が被覆された基板（ウエハＷ）を処理容器内に載置し、水蒸気の供給の開始と同時またはその後、銅の有機化合物（例えばＣｕ（ｈｆａｃ）ＴＭＶＳ）からなる原料ガスを供給して、水蒸気により酸化物層１３ａが形成されたバリアメタル層１３の表面に銅膜を成膜する。次いで、このウエハＷに熱処理を施して、酸化物層１３ａを、バリアメタル層１３を構成する金属と銅との合金層１３ｂに変換する。 （もっと読む）

【課題】ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供する。
【解決手段】半導体素子のビットライン形成方法に関するものであり、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。 （もっと読む）

【課題】カーボンナノチューブを用いた半導体素子の層間配線およびその製造方法を提供する。
【解決手段】下部電極と、前記下部電極と電気的に連結されるように設けられるカーボンナノチューブ成長用の触媒層と、前記触媒層表面から上方に成長する多数のカーボンナノチューブで構成され、上端部の個数密度が下端部の個数密度より高いカーボンナノチューブ束と、前記カーボンナノチューブ束を取り囲む層間絶縁層と、前記層間絶縁層上に前記カーボンナノチューブ束の上端部と電気的に連結されるように配置される上部電極と、を備えることを特徴とする、カーボンナノチューブを用いた半導体素子の層間配線およびその製造方法である。 （もっと読む）

【課題】ポリメタルゲート配線のシリコン膜のパターニングに際して、ダミーウエハを用いずに、且つ、チャンバー内の下部電極のダメージを伴うことなく、チャンバーのドライクリーニングを行う半導体装置の製造方法を提供する。
【解決手段】ポリシリコン膜の表面にシリコン窒化膜を有するウエハをチャンバー内に搬送し（ステップＳ１）、下部電極上に搭載した後に、まず、チャンバーのドライクリーニングを行い（ステップＳ２）、チャンバー内壁に付着したシリコン系の反応生成物を除去する。次いで、ウエハのドライエッチングを行い、シリコン窒化膜およびポリシリコン膜をパターニングする（ステップＳ３）。パターニング後に下部電極からウエハを取り外し、チャンバー外に搬出する（ステップＳ４）。この処理をウエハ毎に繰り返す。 （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】
絶縁膜に形成した深孔内に王冠構造のキャパシタを設ける場合、深孔内壁に形成した第１の上部電極とプレートとなる第２の上部電極との間に誘電体が介在するため、上部電極相互の接続が困難になる問題を解決する。
【解決手段】
深孔の内壁に形成される第１の上部電極２２７を導体膜２２４、導体プラグ２３６ａを介して配線２４１ａに接続し、プレートとなる第２の上部電極２３１を導体プラグ２３９ａを介して配線２４１ａに接続する構成とし、第１の上部電極と第２の上部電極を接続する。 （もっと読む）

【課題】
下層合わせマークとホトレジストの間に、可視光に対し不透明な金属膜が介在した場合、下層合わせマークが検出できなくなり、パターン形成を困難にする問題を解決する。
【解決手段】
合わせマークの下に絶縁膜が位置する構成とし、マークホール内に合わせマークと絶縁膜の多層膜から成る、段差が拡大された合わせマークを自己整合で予め形成しておき、その上に対象とする金属膜を形成する。金属膜自身が合わせマークを反映する段差を有しているので、確実な合わせを可能とする。 （もっと読む）

【課題】
ワード線間に位置するコンタクトホールをＳＡＣ法を用いてドライエッチングで形成してさえも、ワード線カバー膜の肩がエッチングされコンタクトプラグとワード線とがショートする問題を回避する方法を提供する。
【解決手段】
コンタクトホールの側面、底面およびその他の露出する表面を全て窒化シリコン膜で覆った状態で酸化シリコン膜からなるコンタクトホール部分の絶縁膜をフッ酸含有溶液を用いて除去する。ドライエッチングを用いないので肩がエッチングされるのを回避できる。 （もっと読む）

【課題】半導体記憶装置のキャパシタ形成に際して、下部電極に接続するランディングパッドを簡易に形成する半導体装置の製造方法を提供する。
【解決手段】絶縁膜のコンタクト孔内に金属プラグを形成した後に、選択ＣＶＤ技術を用いて、タングステン膜を金属プラグと自己整合的に成長することにより、金属プラグに対応してランディングパッドを形成する。その上に下部電極、容量絶縁膜、及び、上部電極を順次に形成する。 （もっと読む）

【課題】 プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ア）半導体素子を形成し、ポリシリコンプラグ１５表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、（イ）層間絶縁膜中にポリシリコンプラグ１５表面に達する接続孔を形成する工程と、（ウ）接続孔に埋め込まれて、ポリシリコンプラグ１５に積層するＷプラグ１７を形成する工程と、（エ）窒化性雰囲気中で半導体基板を加熱し、前記Ｗプラグの表面のみを窒化する工程と、を含む。 （もっと読む）

【課題】 多結晶シリコンをプラズマエッチングしてその表面を平滑に形成するとともに、十分なエッチングレートが得られるプラズマエッチング方法を提供する。
【解決手段】 プラズマエッチング装置１において、Ｃｌ_２ガス、ＳＦ_６ガスおよびＮ_２ガスを励起させたＣｌ_２／ＳＦ_６／Ｎ_２プラズマにより多結晶シリコン膜をエッチングするメインエッチングと、Ｃｌ_２ガス、ＨＢｒガスおよびＣＦ_４ガスを励起させたＣｌ_２／ＨＢｒ／ＣＦ_４プラズマにより多結晶シリコン膜をエッチングするオーバーエッチングが実施される。メインエッチングでは、Ｎ_２ガスを添加することにより多結晶シリコン表面の凹凸の形成が抑制され、かつ十分なエッチングレートが確保される。 （もっと読む）