【目的】コンタクトプラグ材料の基板への拡散を抑制する半導体装置及び半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、半導体基板２００と導通するコンタクトプラグとなるＣｕ膜２６０と、Ｃｕ膜２６０の少なくとも底面側に、半導体基板２００と接触して配置された柱状結晶構造をもつＴｉＮ膜２４２と、Ｃｕ膜２６０の少なくとも底面側に、ＴｉＮ膜２４２と接触して配置された、ＴｉＮのアモルファス膜２４４と、Ｃｕ膜２６０の底面側と側面側に、少なくとも一部がアモルファス膜２４４とＣｕ膜２６０とに接触して配置された、ＴｉＮ膜２４２材と同じ材料で柱状結晶構造をもつＴｉＮ膜２４６と、Ｃｕ膜２６０の側面側に配置されたＳｉＯ_２膜２２０と、を備えたことを特徴とする。 （もっと読む）

【課題】基板上の凹部が形成された層間絶縁膜の露出面にバリア膜を成膜し、凹部内に下層側の金属配線と電気的に接続される銅配線を形成するにあたり、段差被覆性の良好なバリア膜を形成することができ、しかも配線抵抗の上昇を抑えた半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に形成された凹部２１の底面に露出した下層側の銅配線１３の表面の酸化膜を還元あるいはエッチングして、当該銅配線１３の表面の酸素を除去した後、マンガンを含み、酸素を含まない有機金属化合物を供給することによって、凹部２１の側壁及び層間絶縁膜の表面などの酸素を含む部位に自己形成バリア膜である酸化マンガン２５を選択的に生成させる一方、銅配線１３の表面にはこの酸化マンガン２５を生成させないようにして、その後この凹部に銅を埋め込む。 （もっと読む）

【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

一又は複数のナノ構造の作成方法が開示されており、当該方法は：基板の上部表面上に導電層を形成すること；導電層上に触媒のパターン層を形成すること；触媒層上に一又は複数のナノ構造を成長させること；及び一又は複数のナノ構造の間及び周囲の導電層を選択的に除去することを含んでなる。デバイスもまた開示されており、該デバイスは、基板、ここで基板は一又は複数の絶縁領域によって隔てられた一又は複数の露出金属島を含んでなる；一又は複数の露出金属島又は絶縁領域の少なくともいくつかを覆う基板上に配された導電性補助層；導電性補助層上に配された触媒層；及び触媒層上に配された一又は複数のナノ構造を含んでなる。 （もっと読む）

【課題】Ｗを材料とする接続部の下地膜の形成工程として、形成容易なプロセスを選択することができ、下層のＣｕ配線である第１の配線のＣｕの浸食を抑制することにより、第１の配線と接続部との間における接触抵抗を低く抑えるとともにその均一性を高め、信頼性の高い半導体装置を実現する。
【解決手段】熱ＣＶＤ法によりＷＦ₆、Ｈ₂及びＢ₂Ｈ₆を含有し、シラン系ガスを含有しない第１の供給ガスを用いてＷ膜１８ａを形成した後、ＷＦ₆及びＨ₂を含有する第２の供給ガスを用いてＷ膜１８ｂを形成し、ＣＭＰを経て、ビア孔１６をＷ膜１８で充填するＷプラグ１９を形成する。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】微細なトレンチまたはホールにも確実にＣｕを埋め込むことができるＣｕ配線の形成方法を提供すること。
【解決手段】シリコン基板１上に形成されたトレンチ３を有するＬｏｗ−ｋ膜２にバリア層４を介してＣｕ配線を形成するにあたり、バリア層４の上にＣＶＤによりＣｕが濡れる金属材料で構成された被濡れ層５を形成し、被濡れ層５の上にＰＶＤによりＣｕ層６を形成し、Ｃｕ層６を形成した後、シリコン基板１を加熱してＣｕ層６を流動させ、トレンチ３内にＣｕを流し込む。 （もっと読む）

Ruの選択堆積を半導体デバイスの作製に統合することで、Cuメタライゼーションにおけるエレクトロマイグレーションとストレスマイグレーションを改善する方法。当該方法は、熱化学気相成長法によって、Ru₃(CO)₁₂先駆体蒸気及びCOガスを有するプロセスガスを用いて、メタライゼーション層(302)上及びバルクCu(322)上にRu金属膜を選択的に堆積する工程を有する。1つ以上の選択的に堆積されたRu金属膜を有する半導体デバイスが記載されている。
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【課題】コンタクト抵抗をより一層低減することができる半導体装置及びその製造方法を提供する。
【解決手段】コンタクトホール２２の側面及び下面並びに層間絶縁膜２１上にバリアメタル膜２３を形成する。次に、バリアメタル膜２３を覆うニッケル膜２４をスパッタリング法により形成する。次に、ニッケル膜２４を覆うと共に、コンタクトホール２２を埋め込むタングステン膜２５を熱ＣＶＤ法により形成する。そして、ＣＭＰ法により層間絶縁膜２１上のバリアメタル膜２３、ニッケル膜２４及びタングステン膜２５を除去する。 （もっと読む）

【課題】メタルキャップ層の信頼性と生産性を向上させた半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】成膜チャンバ４０Ｄの内部空間Ｓに吸着期間の間だけＺｒ（ＢＨ_４）_４を導入した。そして、シリコン基板２の表面、すなわち第２層間絶縁膜の表面及び第１配線の表面に、あるいはハードマスクの表面及び第２配線の表面にＺｒ（ＢＨ_４）_４を吸着させ、吸着分子からなる単分子層を形成した。また、吸着期間の経過後、照射管４７の内部に改質期間の間だけマイクロ波を照射し、プラズマ化したＨ_２を、すなわち水素活性種をシリコン基板２の表面に供給した。そして、Ｚｒ（ＢＨ_４）_４の供給と、水素活性種の供給と、を交互に繰り返した。 （もっと読む）

【課題】微細径で且つ高アスペクト比の貫通配線を有するマイクロデバイス用基板及びその製造方法並びにマイクロデバイス及びその製造方法を提供する。
【解決手段】基板本体３１と、この基板本体３１を厚さ方向に貫通する貫通孔３２と、この貫通孔３２内に埋め込まれ且つＩＶ族元素と該ＩＶ族元素との化合物を形成する金属との化合物を含む貫通配線３７とを具備することを特徴とするマイクロデバイス用基板にある。 （もっと読む）

低コンタクト抵抗を示すＭＯＳ構造（１００，２００）と、このようなＭＯＳ構造の形成方法が提供される。一方法では、半導体基板（１０６）が提供され、前記半導体基板上にゲートスタック（１４６）が形成される。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）が形成され、前記コンタクトフィン上に金属シリサイド層（１２６）が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）が形成される。
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【課題】ゲート形成溝内に埋め込んで形成される金属系ゲート電極を有するトランジスタ群と抵抗とを有する半導体装置で、抵抗値のばらつきをなくした抵抗形成を可能とする。
【解決手段】半導体基板１１に、第１トランジスタ群と、これよりも低い動作電圧の第２トランジスタ群と、抵抗３とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介してシリコン系材料層７１で形成された第１ゲート電極１５を有し、第２トランジスタ群は、半導体基板１１上の第１層間絶縁膜３８に形成したゲート形成溝４２内に第２ゲート絶縁膜４３を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極４７、４８を有し、抵抗３は、半導体基板１１上に絶縁膜６１を介してシリコン系材料層７１と同一層で形成された抵抗本体部６２と、この上部に形成された抵抗保護層６３を有することを特徴とする。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】多層基材を調製するための方法を提供する。
【解決手段】本方法は、バリア領域と銅領域を含む第１層を提供する工程と、該第１層上に銅を含む第２層を堆積する堆積工程とを含み、該堆積工程が、前記バリア領域上に約２０Å〜約２，０００Åの第１の厚さと、前記第１層の前記銅領域上に約０Å〜約１，０００Åの第２の厚さとを含む第２層を提供し、該第１の厚さが該第２の厚さよりも大きい、第１層と第２層を含む多層基材を提供する。 （もっと読む）

【課題】カービンナノチューブを用いた電流容量の大きいトランジスタや配線を製造容易な方法で作製する。
【解決手段】基板上に形成した触媒から垂直方向に、カーボンナノチューブ細線密度の高い、長さの揃ったカーボンナノチューブ束を配向成長し、この側面近傍に、カーボンナノチューブ束に親和性を有する液体である有機溶媒を滴下し、これを、窒素ガスを用いて、横倒ししたい方向の反対側からカーボンナノチューブ束方向に向かってブローして有機溶媒と共に垂直に立ったカーボンナノチューブ束を横倒しし、かつ基板表面に一定長さ（領域）をもって接触させる。有機溶媒を乾燥後、この接触領域の一部を、チャネル部として用いてバックゲート型トランジスタを、あるいは導体として配線を製造する。 （もっと読む）

【課題】ＡＬＤプロセスを使用して、均一性が良好で、ほとんどまたは全く汚染がなく、かつ導電率が高いつまり抵抗率が低いタングステン含有材料を堆積するための改良されたプロセスを提供する。
【解決手段】一実施形態では、プロセスチャンバ内に基板を位置決めするステップであって、該基板がこの上に配置されている下地層を含有するステップと、該基板をタングステン前駆体および還元ガスに順次曝してＡＬＤプロセス時に該下地層上にタングステン核形成層を堆積するステップであって、該還元ガスが約４０：１、１００：１、５００：１、８００：１、１，０００：１以上の水素／ハイドライド流量比を含有するステップと、該タングステン核形成層上にタングステンバルク層を堆積するステップとを含む、基板上にタングステン含有材料を形成するための方法が提供される。該還元ガスはジボラン、シランまたはジシランなどのハイドライド化合物を含有している。 （もっと読む）

【課題】コンタクトプラグの形成のための平坦化工程で障壁層が損傷することを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に複数の導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成し、絶縁膜を部分的に除去して基板の一部を露出する開口を形成する。その後、開口の下部側壁及び底面に沿って形成された残留金属膜と開口の上部側壁及び残留金属膜の表面に沿って形成された金属窒化膜とを含む障壁層を形成する。障壁層を含む開口を埋め立てて金属プラグを形成する。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

タングステンディジット線を使用するための、及び、形成するための、方法、デバイス、及び、システムが記載されている。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン（ＷＮ_Ｘ）基板（４０２）上のタングステン（Ｗ）単分子層（４０４）と、Ｗ単分子層上のホウ素（Ｂ）単分子層（３０８）と、Ｂ単分子層上のバルクＷ層（４１２）とで形成されうる。バルクＷ層は、１００ｎｍから６００ｎｍの間の粒子サイズを有する。ディジット線は５０ｎｍ未満の幅となりえる。従って、ディジット線のキャパシタンス及び抵抗は減少する。
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