半導体素子のビットライン形成方法
【課題】ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供する。
【解決手段】半導体素子のビットライン形成方法に関するものであり、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。
【解決手段】半導体素子のビットライン形成方法に関するものであり、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のビットライン形成方法に関するものであり、特にビットラインの抵抗を減らすための半導体素子のビットライン形成方法に関するものである。
【背景技術】
【０００２】
ナンドフラッシュメモリ(NAND flash memory)のビットライン形成方法としてダマシン(damascene)工程を用いる方法が広く使われている。
【０００３】
しかし、集積度が向上するにつれてビットラインの厚さ及びしきい値数(Final Inspection Critical Dimension : FICD)が減少し、ビットラインの比抵抗が急激に増加する等、問題が発生しており、その原因は次の通りである。
【０００４】
１．集積度増加によりビットラインの高さが減少するにつれてビットラインの比抵抗が増加する。
【０００５】
２．集積度増加によりビットラインのしきい値数が減少するにつれてビットラインの比抵抗が増加する。
【０００６】
３．RIE(Reactive Ion Etch)の場合、ビットラインのプロファイル(profile)により抵抗変異(variation)が激しい。
【０００７】
４．上記３つの理由により、先に形成されたトレンチにビットライン材料であるタングステンを埋めてビットラインを形成するダマシン(damascene)工程を用いる場合、主ビットライン材料であるタングステン膜を蒸着する前に形成するバリア金属膜(barriermetal layer)が占める比重が増加し、タングステン膜が占める面積が制約的であるため、ビットライン抵抗を確保し難かった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明は前述した従来技術の問題を解決するために案出したものであり、ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供することにその目的がある。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体素子のビットライン形成方法は、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、上記タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。
【００１０】
本発明の他の実施例による半導体素子のビットライン形成方法は、所定の構造物が形成された半導体基板上に層間絶縁膜を形成し、エッチングしてトレンチを形成する段階と、上記トレンチを含む全表面上にバリア金属膜を形成する段階と、上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、上記タングステンシード層上にタングステン膜を形成して平坦化してビットラインを形成する段階を含む。
【発明の効果】
【００１１】
上述した通り、本発明は、主ビットライン材料用導電膜であるタングステン膜を形成する前に非晶質チタンカーボンニトリド膜を形成してタングステンシード層のシード個数を調節し、ボロンガスを含む雰囲気でタングステンシード層を形成して初期タングステン膜を非晶質状態で形成する。非晶質状態のタングステン膜上に形成されるタングステン膜は粗大なグレインサイズを有するため、ビットラインの比抵抗を下げることができ、素子の電気的特性を確保することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００１３】
図１ａ〜図１ｄは、本発明の実施例による半導体素子のビットライン形成工程の断面図である。
【００１４】
図１ａを参照すれば、トランジスタ、フラッシュメモリセル、金属配線及びプラグなどのように半導体素子を形成するための様々な要素(図示せず)が形成された半導体基板(10)上にエッチング停止膜(11)と層間絶縁膜(12)を順次形成する。エッチング停止膜(11)は窒化膜で形成することが望ましく、層間絶縁膜(12)は酸化膜で形成することが望ましい。
【００１５】
そして、写真エッチング工程で層間絶縁膜(12)とエッチング停止膜(11)をエッチングしてトレンチ(13)を形成した後、今後に実施する酸化膜エッチング溶液を用いるクリーニング工程時に層間絶縁膜(12)の幅(width)が減少することを防止してビットライン間のキャパシタンス(capacitance)を確保するためにトレンチ(13)を含む全面に窒化膜を蒸着してエッチバック(etchback)してトレンチ(13)の側壁にスペーサ(14)を形成する。
【００１６】
次に、BOE(Buffer Oxide Etchant)溶液などを酸化膜エッチング溶液を用いた洗浄工程を通じてトレンチ(13)部位に形成された自然酸化膜を除去し、全体構造の表面に沿ってバリア金属(barriermetal)でTi膜(15)とTiN膜(16)を形成する。Ti膜(15)はイオン金属プラズマ(Ion Metal Plasma : IMP)蒸着法で形成することが望ましく、TiN膜(16)は有機金属蒸着(MetalOrganic Chemical Vapor Deposition : MOCVD)法で形成することが望ましい。
【００１７】
そして、熱処理工程を実施してTi膜(15)と半導体基板(10)の界面にオーミックコンタクト層(17)を形成する。オーミックコンタクト層(17)は、熱処理工程によりTi膜(15)のTi成分と半導体基板(10)のシリコン(Si)成分が反応して形成されたものであり、コンタクト抵抗を下げる役割をする。熱処理工程としては急速熱処理(RapidThermal Annealing : RTA)工程を用いるのが望ましい。
【００１８】
図１ｂを参照すれば、全面に接着層(gluelayer)として非晶質チタンカーボンニトリド膜(18)を蒸着する。非晶質チタンカーボンニトリド膜(18)は、今後に形成する主ビットライン材料であるタングステンのシード(seed)の個数をコントロールするためのものであり、非結晶状のTiC1-xNx(0.1≦x≦0.99)の形態で形成し、その厚さは10〜100Åになるようにすることが望ましい。
【００１９】
チタンカーボンニトリド膜(18)は、TDMAT(tetrakis dimethylamino titanium, Ti[N(CH3)2]4)、TDEAT(tetrakis diethylamino titanium,Ti[N(C2H5)2]4)のいずれか一つを前駆体(precuror)としてTiN蒸着チャンバ(chamber)でプラズマ処理(plasma treatment)を省略することにより容易に蒸着することができる。
【００２０】
図１ｃを参照すれば、非晶質チタンカーボンニトリド膜(18)上に主ビットライン材料、例えば、タングステン膜(19)を形成する。
【００２１】
タングステン膜(19)を形成するためには、まず、非晶質カーボンニトリド膜(18)上にタングステンシード層を形成する。この時、非晶質チタンカーボンニトリド膜(18)によりタングステンシードの個数は調節される。
【００２２】
タングステンシード層は、ALD(Atomic Layer Deposition)法、ガスを供給してパージ(purge)する段階を反復しながら蒸着するPNL(Pulsed Nucleation Layer)法のいずれか一つを用いて形成し、WF6とSiH4が含まれた雰囲気ガスにボロンガスを追加してグレインサイズが粗大なタングステンが形成されることができるようにする。タングステンシード層の厚さは10〜300Åになるようにし、タングステンシード層の形成時の温度は350〜550℃になるようにすることが望ましい。そして、ボロンガスのソースとしては、B2H6ガスを用いることが望ましい。
【００２３】
そして、H2とWF6をフロー(flow)させてバルク(bulk)タングステンを蒸着してタングステン膜(19)を形成する。バルクタングステンの蒸着工程とタングステンシード層の形成工程はインシツ(in-situ)で実施することが望ましい。
【００２４】
一方、タングステン膜(19)の形成方法としてCVD(Chemical Vapor Deposition)法またはPVD(Physical VaporDeposition)法のいずれも適用可能であるが、トレンチ(13)の埋め込みによるギャップフィルマージンを確保するためには、ステップカバレッジ(stepcoverage)特性に優れたCVD法を用いるのがさらに望ましい。
【００２５】
非晶質チタンカーボンニトリド膜(18)によりタングステンシード層のシード個数が調節され、ボロンガスを含む雰囲気でタングステンシード層を形成することにより、初期のバルクタングステン膜は非晶質状態で蒸着され、上部には結晶質状態のタングステンが蒸着されるが、非晶質タングステン膜上に形成される結晶質タングステン膜は、粗大なグレインサイズを有するようになるため、タングステン膜(19)の比抵抗は減少する。
【００２６】
図１ｄを参照すれば、TiN膜(16)が露出されるようにタングステン膜(19)を平坦化してビットライン(19a)を形成する。
【００２７】
前述した実施例では、ビットラインをシングルダマシン(single damascene)構造のトレンチ内に形成する場合についてのみ言及したが、本発明はデュアルダマシン(dualdamascene)構造にも適用可能であり、予め形成されたトレンチ内にビットラインを形成するダマシン工程とは異なり、ビットラインをまず形成し、絶縁膜を形成してビットライン間を分離するRIE(ReactiveIon Etching)の構造にも適用可能であることを明らかにする。
【００２８】
図２は、従来技術及び本発明により形成されたビットラインの比抵抗(Rs)を比較したグラフである。
【００２９】
図２を参照すれば、従来技術の場合、ビットラインの比抵抗が270ohm/string程度で高かったが、本発明の場合、220ohm/string程度で、ビットラインの比抵抗を明確に下げることができることが分かる。
【図面の簡単な説明】
【００３０】
【図１ａ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｂ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｃ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｄ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図２】従来のビットラインと本発明によるビットラインの比抵抗(Rs)を比較した図面。
【符号の説明】
【００３１】
10 :半導体基板
11 :エッチング停止膜
12 :層間絶縁膜
13 :トレンチ
14 :スペーサ
15 : Ti膜
16 : TiN膜
17 :オーミックコンタクト層
18 :チタンカーボンニトリド膜
19 :タングステン膜
19a :ビットライン
【技術分野】
【０００１】
本発明は、半導体素子のビットライン形成方法に関するものであり、特にビットラインの抵抗を減らすための半導体素子のビットライン形成方法に関するものである。
【背景技術】
【０００２】
ナンドフラッシュメモリ(NAND flash memory)のビットライン形成方法としてダマシン(damascene)工程を用いる方法が広く使われている。
【０００３】
しかし、集積度が向上するにつれてビットラインの厚さ及びしきい値数(Final Inspection Critical Dimension : FICD)が減少し、ビットラインの比抵抗が急激に増加する等、問題が発生しており、その原因は次の通りである。
【０００４】
１．集積度増加によりビットラインの高さが減少するにつれてビットラインの比抵抗が増加する。
【０００５】
２．集積度増加によりビットラインのしきい値数が減少するにつれてビットラインの比抵抗が増加する。
【０００６】
３．RIE(Reactive Ion Etch)の場合、ビットラインのプロファイル(profile)により抵抗変異(variation)が激しい。
【０００７】
４．上記３つの理由により、先に形成されたトレンチにビットライン材料であるタングステンを埋めてビットラインを形成するダマシン(damascene)工程を用いる場合、主ビットライン材料であるタングステン膜を蒸着する前に形成するバリア金属膜(barriermetal layer)が占める比重が増加し、タングステン膜が占める面積が制約的であるため、ビットライン抵抗を確保し難かった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明は前述した従来技術の問題を解決するために案出したものであり、ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供することにその目的がある。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体素子のビットライン形成方法は、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、上記タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。
【００１０】
本発明の他の実施例による半導体素子のビットライン形成方法は、所定の構造物が形成された半導体基板上に層間絶縁膜を形成し、エッチングしてトレンチを形成する段階と、上記トレンチを含む全表面上にバリア金属膜を形成する段階と、上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、上記タングステンシード層上にタングステン膜を形成して平坦化してビットラインを形成する段階を含む。
【発明の効果】
【００１１】
上述した通り、本発明は、主ビットライン材料用導電膜であるタングステン膜を形成する前に非晶質チタンカーボンニトリド膜を形成してタングステンシード層のシード個数を調節し、ボロンガスを含む雰囲気でタングステンシード層を形成して初期タングステン膜を非晶質状態で形成する。非晶質状態のタングステン膜上に形成されるタングステン膜は粗大なグレインサイズを有するため、ビットラインの比抵抗を下げることができ、素子の電気的特性を確保することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００１３】
図１ａ〜図１ｄは、本発明の実施例による半導体素子のビットライン形成工程の断面図である。
【００１４】
図１ａを参照すれば、トランジスタ、フラッシュメモリセル、金属配線及びプラグなどのように半導体素子を形成するための様々な要素(図示せず)が形成された半導体基板(10)上にエッチング停止膜(11)と層間絶縁膜(12)を順次形成する。エッチング停止膜(11)は窒化膜で形成することが望ましく、層間絶縁膜(12)は酸化膜で形成することが望ましい。
【００１５】
そして、写真エッチング工程で層間絶縁膜(12)とエッチング停止膜(11)をエッチングしてトレンチ(13)を形成した後、今後に実施する酸化膜エッチング溶液を用いるクリーニング工程時に層間絶縁膜(12)の幅(width)が減少することを防止してビットライン間のキャパシタンス(capacitance)を確保するためにトレンチ(13)を含む全面に窒化膜を蒸着してエッチバック(etchback)してトレンチ(13)の側壁にスペーサ(14)を形成する。
【００１６】
次に、BOE(Buffer Oxide Etchant)溶液などを酸化膜エッチング溶液を用いた洗浄工程を通じてトレンチ(13)部位に形成された自然酸化膜を除去し、全体構造の表面に沿ってバリア金属(barriermetal)でTi膜(15)とTiN膜(16)を形成する。Ti膜(15)はイオン金属プラズマ(Ion Metal Plasma : IMP)蒸着法で形成することが望ましく、TiN膜(16)は有機金属蒸着(MetalOrganic Chemical Vapor Deposition : MOCVD)法で形成することが望ましい。
【００１７】
そして、熱処理工程を実施してTi膜(15)と半導体基板(10)の界面にオーミックコンタクト層(17)を形成する。オーミックコンタクト層(17)は、熱処理工程によりTi膜(15)のTi成分と半導体基板(10)のシリコン(Si)成分が反応して形成されたものであり、コンタクト抵抗を下げる役割をする。熱処理工程としては急速熱処理(RapidThermal Annealing : RTA)工程を用いるのが望ましい。
【００１８】
図１ｂを参照すれば、全面に接着層(gluelayer)として非晶質チタンカーボンニトリド膜(18)を蒸着する。非晶質チタンカーボンニトリド膜(18)は、今後に形成する主ビットライン材料であるタングステンのシード(seed)の個数をコントロールするためのものであり、非結晶状のTiC1-xNx(0.1≦x≦0.99)の形態で形成し、その厚さは10〜100Åになるようにすることが望ましい。
【００１９】
チタンカーボンニトリド膜(18)は、TDMAT(tetrakis dimethylamino titanium, Ti[N(CH3)2]4)、TDEAT(tetrakis diethylamino titanium,Ti[N(C2H5)2]4)のいずれか一つを前駆体(precuror)としてTiN蒸着チャンバ(chamber)でプラズマ処理(plasma treatment)を省略することにより容易に蒸着することができる。
【００２０】
図１ｃを参照すれば、非晶質チタンカーボンニトリド膜(18)上に主ビットライン材料、例えば、タングステン膜(19)を形成する。
【００２１】
タングステン膜(19)を形成するためには、まず、非晶質カーボンニトリド膜(18)上にタングステンシード層を形成する。この時、非晶質チタンカーボンニトリド膜(18)によりタングステンシードの個数は調節される。
【００２２】
タングステンシード層は、ALD(Atomic Layer Deposition)法、ガスを供給してパージ(purge)する段階を反復しながら蒸着するPNL(Pulsed Nucleation Layer)法のいずれか一つを用いて形成し、WF6とSiH4が含まれた雰囲気ガスにボロンガスを追加してグレインサイズが粗大なタングステンが形成されることができるようにする。タングステンシード層の厚さは10〜300Åになるようにし、タングステンシード層の形成時の温度は350〜550℃になるようにすることが望ましい。そして、ボロンガスのソースとしては、B2H6ガスを用いることが望ましい。
【００２３】
そして、H2とWF6をフロー(flow)させてバルク(bulk)タングステンを蒸着してタングステン膜(19)を形成する。バルクタングステンの蒸着工程とタングステンシード層の形成工程はインシツ(in-situ)で実施することが望ましい。
【００２４】
一方、タングステン膜(19)の形成方法としてCVD(Chemical Vapor Deposition)法またはPVD(Physical VaporDeposition)法のいずれも適用可能であるが、トレンチ(13)の埋め込みによるギャップフィルマージンを確保するためには、ステップカバレッジ(stepcoverage)特性に優れたCVD法を用いるのがさらに望ましい。
【００２５】
非晶質チタンカーボンニトリド膜(18)によりタングステンシード層のシード個数が調節され、ボロンガスを含む雰囲気でタングステンシード層を形成することにより、初期のバルクタングステン膜は非晶質状態で蒸着され、上部には結晶質状態のタングステンが蒸着されるが、非晶質タングステン膜上に形成される結晶質タングステン膜は、粗大なグレインサイズを有するようになるため、タングステン膜(19)の比抵抗は減少する。
【００２６】
図１ｄを参照すれば、TiN膜(16)が露出されるようにタングステン膜(19)を平坦化してビットライン(19a)を形成する。
【００２７】
前述した実施例では、ビットラインをシングルダマシン(single damascene)構造のトレンチ内に形成する場合についてのみ言及したが、本発明はデュアルダマシン(dualdamascene)構造にも適用可能であり、予め形成されたトレンチ内にビットラインを形成するダマシン工程とは異なり、ビットラインをまず形成し、絶縁膜を形成してビットライン間を分離するRIE(ReactiveIon Etching)の構造にも適用可能であることを明らかにする。
【００２８】
図２は、従来技術及び本発明により形成されたビットラインの比抵抗(Rs)を比較したグラフである。
【００２９】
図２を参照すれば、従来技術の場合、ビットラインの比抵抗が270ohm/string程度で高かったが、本発明の場合、220ohm/string程度で、ビットラインの比抵抗を明確に下げることができることが分かる。
【図面の簡単な説明】
【００３０】
【図１ａ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｂ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｃ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図１ｄ】本発明の実施例による半導体素子のビットライン形成工程の断面図。
【図２】従来のビットラインと本発明によるビットラインの比抵抗(Rs)を比較した図面。
【符号の説明】
【００３１】
10 :半導体基板
11 :エッチング停止膜
12 :層間絶縁膜
13 :トレンチ
14 :スペーサ
15 : Ti膜
16 : TiN膜
17 :オーミックコンタクト層
18 :チタンカーボンニトリド膜
19 :タングステン膜
19a :ビットライン
【特許請求の範囲】
【請求項１】
所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階;
上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階;
ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階;及び
上記タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む半導体素子のビットライン形成方法。
【請求項２】
所定の構造物が形成された半導体基板上に層間絶縁膜を形成し、エッチングしてトレンチを形成する段階;
上記トレンチを含む全表面上にバリア金属膜を形成する段階;
上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階;
ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階;及び
上記タングステンシード層上にタングステン膜を形成し、平坦化してビットラインを形成する段階を含む半導体素子のビットライン形成方法。
【請求項３】
上記非晶質チタンニトリド膜を10〜100Åの厚さで形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項４】
上記非晶質チタンニトリド膜は、TDMAT(tetrakis dimethylamino titanium,Ti[N(CH3)2]4)、TDEAT(tetrakis diethylamino titanium, Ti[N(C2H5)2]4)のいずれか一つを前駆体として形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項５】
上記ボロンガスのソースとしてB2H6を用いる請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項６】
上記タングステンシード層を上記ボロンガス以外にSiH4及びWF6がさらに含まれた雰囲気で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項７】
上記タングステンシード層を350〜550℃において10〜300Åの厚さで形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項８】
上記タングステンシード層をALD(Atomic Layer Deposition)方式またはPNL(Pulsed Nucleation Layer)方式で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項９】
更に、上記バリア金属膜を形成した後に、熱処理工程を実施して上記半導体基板と上記バリア金属膜の界面にオーミックコンタクト層を形成する段階を含む請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項１０】
上記熱処理工程で急速熱処理工程を用いる請求項９に記載の半導体素子のビットライン形成方法。
【請求項１１】
上記バリア金属膜をTi膜とTiN膜の積層膜で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項１２】
更に、上記バリア金属膜を形成する前に上記トレンチの側壁にスペーサを形成する段階を含む請求項２に記載の半導体素子のビットライン形成方法。
【請求項１】
所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階;
上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階;
ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階;及び
上記タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む半導体素子のビットライン形成方法。
【請求項２】
所定の構造物が形成された半導体基板上に層間絶縁膜を形成し、エッチングしてトレンチを形成する段階;
上記トレンチを含む全表面上にバリア金属膜を形成する段階;
上記バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階;
ボロンガスが含まれた雰囲気で上記非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階;及び
上記タングステンシード層上にタングステン膜を形成し、平坦化してビットラインを形成する段階を含む半導体素子のビットライン形成方法。
【請求項３】
上記非晶質チタンニトリド膜を10〜100Åの厚さで形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項４】
上記非晶質チタンニトリド膜は、TDMAT(tetrakis dimethylamino titanium,Ti[N(CH3)2]4)、TDEAT(tetrakis diethylamino titanium, Ti[N(C2H5)2]4)のいずれか一つを前駆体として形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項５】
上記ボロンガスのソースとしてB2H6を用いる請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項６】
上記タングステンシード層を上記ボロンガス以外にSiH4及びWF6がさらに含まれた雰囲気で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項７】
上記タングステンシード層を350〜550℃において10〜300Åの厚さで形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項８】
上記タングステンシード層をALD(Atomic Layer Deposition)方式またはPNL(Pulsed Nucleation Layer)方式で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項９】
更に、上記バリア金属膜を形成した後に、熱処理工程を実施して上記半導体基板と上記バリア金属膜の界面にオーミックコンタクト層を形成する段階を含む請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項１０】
上記熱処理工程で急速熱処理工程を用いる請求項９に記載の半導体素子のビットライン形成方法。
【請求項１１】
上記バリア金属膜をTi膜とTiN膜の積層膜で形成する請求項１または請求項２に記載の半導体素子のビットライン形成方法。
【請求項１２】
更に、上記バリア金属膜を形成する前に上記トレンチの側壁にスペーサを形成する段階を含む請求項２に記載の半導体素子のビットライン形成方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２】
【公開番号】特開２００８−１６８０３（Ｐ２００８−１６８０３Ａ）
【公開日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願番号】特願２００６−３４５３１２（Ｐ２００６−３４５３１２）
【出願日】平成１８年１２月２２日（２００６．１２．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願日】平成１８年１２月２２日（２００６．１２．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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