【課題】層間絶縁膜に形成された溝にタングステン膜を埋め込むことによりプラグあるいは埋め込み配線を形成する際、層間絶縁膜上に形成された不要なタングステン膜を除去する工程で生ずるエロージョンあるいはシニングを抑制できる技術を提供する。
【解決手段】酸化シリコン膜３の研磨速度に対してタングステン膜５ｂの研磨速度が速い第１研磨液を用いて、タングステン膜５ｂの研磨を酸化シリコン膜３が露出する前に終了する。その後、第１研磨液と、タングステン膜５ｂの研磨速度に対して酸化シリコン膜３の研磨速度が速い第２研磨液とを混合した第３研磨液を用いて、残りのタングステン膜と酸化シリコン膜の一部を研磨する。ここで、第３研磨液において、酸化シリコン膜３の研磨速度に対するタングステン膜５ｂの研磨速度の比を示す選択比が０．７以上１．５以下であるようにしている。 （もっと読む）

【課題】
ワード線間に位置するコンタクトホールをＳＡＣ法を用いてドライエッチングで形成してさえも、ワード線カバー膜の肩がエッチングされコンタクトプラグとワード線とがショートする問題を回避する方法を提供する。
【解決手段】
コンタクトホールの側面、底面およびその他の露出する表面を全て窒化シリコン膜で覆った状態で酸化シリコン膜からなるコンタクトホール部分の絶縁膜をフッ酸含有溶液を用いて除去する。ドライエッチングを用いないので肩がエッチングされるのを回避できる。 （もっと読む）

【課題】半導体ウェハの端部に形成された膜を除去することにより発生した異物を、洗浄工程において、半導体ウェハ上から充分に除去することができる技術を提供する。
【解決手段】半導体ウェハ１上に酸化シリコン膜よりも誘電率の低い疎水性のＳｉＯＣ膜８を形成する。そして、ＳｉＯＣ膜８上に親水性の酸化シリコン膜９を形成する。酸化シリコン膜９は、ＴＥＯＳを原料としたＣＶＤ法で形成することができる。次に、半導体ウェハ１の端部１Ａに形成されている積層膜を、たとえば研磨ドラムを用いた研磨によって除去する。続いて、半導体ウェハ１の端部１Ａに形成されている膜を除去することにより発生した異物を洗浄液１５で除去する。このとき、異物は、親水性の酸化シリコン膜上に付着しているため、洗浄液１５によって充分に除去される。 （もっと読む）

【課題】半導体装置の製造歩留りを向上する。
【解決手段】半導体ウエハ１にウエハ・プロセスを施した後に再配線を施してから、半田印刷用のマスク３２を用いて半導体ウエハ１の端子２３上に半田ペースト３１を印刷法で供給する。その後、半田リフロー処理により半田バンプを形成してから、半導体ウエハ１をダイシングして、半導体チップを製造する。半田印刷に用いるマスクは、半導体ウエハ１に接する側の主面３２ａの表面粗さを０．３μｍ以下とし、マスク３２のテンションを７００μｍ〜９００μｍとしている。 （もっと読む）

【課題】ＳＡＣプロセスを用い、ビット線容量（Ｃｂ）の増加を抑えるとともに、ＳＡＣ破れを防止し、且つセルコンタクトのトップ径を十分に広くすることを可能とする。
【解決手段】それぞれ保護絶縁膜１０５ｐで覆われたゲート電極１０４ｇを形成し、保護絶縁膜１０５ｐ間及び前記保護絶縁膜１０５ｐ上を含む全面に第１層間絶縁膜１１０を形成し、第１層間絶縁膜１１０を前記保護絶縁膜の上面が露出するまで研磨除去した後、第２層間絶縁膜１１１を全面に形成し、ゲート電極１０４ｇ間に形成された第１及び第２層間絶縁膜を自己整合的にエッチングすることにより、コンタクトホール１１３を形成する。その後、コンタクトホール１１３を埋め込むように全面にプラグ用導電膜を形成し、そのプラグ用導電膜を第２層間絶縁膜の上面が露出するまで研磨除去することにより、コンタクトホール１１３内に埋め込まれた第１コンタクトプラグ１１４ｃｐを形成する。 （もっと読む）

【課題】ＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成した場合に、このニッケルシリサイド膜の高抵抗化および凝集を抑制できる一方で、層間絶縁膜中に含まれる水素や水分を充分に除去できる技術を提供する。
【解決手段】ＭＩＳＦＥＴのゲート電極６ａ、６ｂ、ソース領域およびドレイン領域にニッケルシリサイド膜１６を形成する。その後、半導体基板１上に窒化シリコン膜１７を形成する。続いて、半導体基板１に対してスパイクアニールを実施する。スパイクアニールは、例えば、レーザアニール装置を用いて行ない、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。 （もっと読む）

【課題】所定厚みの導電膜で形成した配線構造体及びその形成方法において、高周波の電流を通電する際に表皮効果による電流密度の局部的な増大が生じることを抑制できる配線構造体及びその形成方法を提供する。
【解決手段】所定厚みの導電膜３０で形成した配線構造体において、導電膜３０は、通電方向を横断する断面による断面形状を上方に向けて膨出した湾曲形状とする。そのために、所定のパターンに導電膜３０で配線が形成される基板の配線形成領域にパターンに沿って絶縁膜２０を配設する工程と、配設された絶縁膜２０の上面を上方に向けて膨出した湾曲面とする工程と、基板の上面に所定の膜厚の導電膜３０を製膜する工程と、製膜された導電膜をパターンニングしてパターンを形成する工程とによって形成する。 （もっと読む）

【課題】シリサイド技術を用いなくても抵抗を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】トランジスタを覆うＢＰＳＧ膜８を形成する。次に、ＢＰＳＧ膜８上にＢＰＳＧ膜９を形成する。ＢＰＳＧ膜８中のＢ濃度は、ＢＰＳＧ膜９中のＢ濃度の５倍程度高いものとする。次いで、ゲート電極を境にしてＢＰＳＧ８膜をソース拡散層４１側の部分とドレイン拡散層４２側の部分とに分離する。その後、ＢＰＳＧ膜８及び９にソース拡散層４１まで到達するコンタクトホール２１を形成する。続いて、コンタクトホール２１に露出しているＢＰＳＧ膜８を等方性エッチングにより除去することにより、ソース拡散層４１とＢＰＳＧ膜４２との間に空洞部を形成する。そして、空洞部内にＴｉＮ等からなるバリアメタル膜１２を形成する。 （もっと読む）

【課題】半導体基板上の絶縁膜に設けられた凹部にＣｕ合金が埋め込まれた半導体配線を製造するに当たり、凹部にＣｕ合金を埋め込むことができ、しかも配線の電気抵抗率を上げることなく絶縁膜とＣｕ配線の界面にバリア層を形成することができる配線の製造方法を提供する。
【解決手段】半導体基板上の絶縁膜に設けられた、最小幅が０．１５μｍ以下で、該最小幅に対する深さの比［深さ／最小幅比］が１以上である凹部の表面に、Ｔｉを０．５〜３原子％とＮを０．４〜２．０原子％含有するＣｕ合金を形成した後、２００℃以上、５０ＭＰａ以上に加熱加圧して前記凹部内に前記Ｃｕ合金を埋め込むことによって半導体配線を形成すればよい。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極を構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】従来の半導体装置では、微細化したコンタクトホールでの安定したコンタクト抵抗と、信頼性の高いアルミニウム配線とを両立することはできないという課題があった。
【解決手段】本発明の半導体装置は、コンタクトホールの内部と配線形成部とに、配向の異なるバリア層を有する。このバリア層は、チタン膜と窒化チタン膜とチタン膜との３層構造であって、配線形成部に形成するバリア層の（００２）配向性がコンタクトホールの内部のバリア層の（００２）配向性よりも高い。このような構成とすることによって、安定したコンタクト特性と、高エレクトロマイグレーション耐性とを有する半導体装置を構成することができる。 （もっと読む）

【課題】ゲート電極の疎密にかかわらず、安定したコンタクトホールを形成する方法を提供する。
【解決手段】ゲート電極形成領域が疎な場合と密である場合があるとき、トランジスタが形成された半導体基板上にＢＰＳＧ膜を堆積する工程と、ＢＰＳＧ膜を平坦化する工程と、ＢＰＳＧ膜上に絶縁膜を堆積する工程と、ＢＰＳＧ膜および絶縁膜に半導体基板に達するコンタクトホールを形成する工程と、を備えることを特徴とするコンタクトホールの形成方法を提供する。その結果、ゲート電極形成領域の疎密にかかわらず、基板からのＢＰＳＧ膜厚が均一となるため、コンタクトホール間のエッチングレートが均一となり、コンタクト抵抗、リーク電流値のばらつきの少ないコンタクトホールを形成することが出来る。 （もっと読む）

【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】ネガティブバイアス温度不安定性（ＮＢＴＩ）劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】シリコン基板のｎ型領域上１１に、窒素を含む酸化シリコンを用いてゲート絶縁膜１３を形成し、ホウ素を含むシリコンを用いてゲート電極１４を形成する。ｐ型ソース／ドレイン領域１８を形成し、酸化シリコンを用いてサイドウォールスペーサ１７を形成する。平坦化された表面を有する層間絶縁膜２１、２４、２５を形成する。層間絶縁膜の表面に凹部を形成し，凹部をバリア層２６と銅配線２７で埋め、銅配線の上に、シランとアンモニアを含むソースガスを用い、ソースガスのアンモニアに対するシランの流量比を６％以下としたＣＶＤ法により拡散防止膜としての窒化シリコン層２９を形成する。 （もっと読む）

【課題】支持体を用いた半導体装置の製造方法において、製造工程を複雑化させることなく、信頼性及び歩留まりの向上を図る。
【解決手段】レジスト層や保護層２０をマスクとして第２の絶縁膜９，半導体基板１，第１の絶縁膜２，及びパッシベーション膜４を順にエッチングして除去する。このエッチングにより、接着層５が当該開口部２２内において一部露出される。この時点で多数の半導体装置は個々の半導体チップに分割される。次に、図１１に示すように、半導体基板１の裏面上に溶解剤供給孔２４が設けられた支持テープ２５を貼り付け、開口部２２及び半導体基板１の側壁から溶解剤２６（例えばアルコールやアセトン）を当該露出された接着層５に対して供給し、接着力を徐々に低下させることで半導体基板１から支持体６を剥離除去する。 （もっと読む）

【課題】メッキ処理を用いることなくプラズマスパッタだけで微細な凹部を金属によりボイドを発生させることなく埋め込むことができる成膜方法を提供する。
【解決手段】処理容器２４内でプラズマにより金属ターゲット７０をイオン化させて金属イオンを含む金属粒子を載置台３４上に載置した被処理体Ｗにバイアス電力により引き込んで凹部４を埋め込むようにした成膜方法において、バイアス電力を、被処理体の金属ターゲットに対する対向面に関して、金属粒子による成膜レートとプラズマガスによるスパッタエッチングのエッチングレートとが略均衡するような状態になるように設定して凹部内に金属膜を形成する成膜工程と、金属粒子の供給を停止した状態で被処理体を金属膜の表面拡散が生ずる所定の温度範囲に加熱維持することにより金属膜の原子を凹部の底部に向けて移動させる拡散工程とを交互に複数回繰り返す。 （もっと読む）

【課題】主要部のレイアウト変更を不要とし、パターン配線の微細化、多層配線化に伴う高アスペクト比のコンタクトの形成、ゲート絶縁膜の薄膜化に際しても、ゲート絶縁膜の破壊を招くことのない、信頼性の高い半導体装置を提供する。また、プラズマの不均一性によるウェハ面内のプラズマチャージングに起因する電位差によるゲート絶縁膜破壊などの不都合を低減し、信頼性の高い半導体装置を提供する。
【解決手段】半導体基板表面に、素子部と、この素子部を囲む周辺部とを備えた半導体装置の製造方法であって、前記周辺部に、低融点金属を用いて導体層を形成する工程と、前記導体層表面に絶縁膜を形成する工程と、前記絶縁膜の少なくとも一箇所に、開孔または肉薄部を形成する工程と、前記低融点金属の融点よりも高い温度となるように前記半導体基板を加熱し、溶融された前記低融点金属が、前記開孔または肉薄部を貫通して導体柱を形成する工程と、前記絶縁膜をプラズマ工程によりパターニングする工程とを含む。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置は、ｎ型領域を有するシリコン基板と、ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、ホウ素を含むシリコンを用いて、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、酸化シリコン層と窒化シリコン層との積層を用いて、ゲート電極の側壁上に形成されたサイドウォールスペーサと、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、凹部を埋める、ＴａまたはＴｉで形成された下地バリア層とその上の銅領域を含む銅配線と、を有することを特徴とする。 （もっと読む）

【課題】高信頼性で高歩留まりの半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１ゲート電極１４と、この第１ゲート電極１４の一方の側面下の半導体基板中に形成された第１拡散層２０と、第１ゲート電極１４の他方の側面下の半導体基板中に形成された第２拡散層１８と、この第２拡散層１８の上に側面が形成された第２ゲート電極１３と、第１ゲート電極１４と第２ゲート電極１３間を埋め込み、第１拡散層２０上では、第１ゲート電極１４と第２ゲート電極１３間を埋め込む厚さよりも薄く形成され、窒素を主成分としない第１絶縁膜２５と、この第１絶縁膜２５上に形成された第２絶縁膜２６と、この第２絶縁膜２６上に形成され、この第２絶縁膜２６とは主成分が異なる層間絶縁膜２７と、第１拡散層２０に接続され、第１絶縁膜２５、第２絶縁膜２６及び層間絶縁膜２７中に形成されたコンタクト電極２３とを有する。 （もっと読む）

【課題】金属層上への表面の平坦かされた絶縁膜を化学的機械平坦化プロセスを適用しないでも済む形成方法を提供する。
【解決手段】０．３ミクロンの金属層を形成し、ＴＥＯＳ系の方法により金属層上に第１の成膜速度で酸化物層の一部を形成し、ＴＥＯＳ系の方法により第１の成膜速度より小さい第２の成膜速度で酸化物層の一部を形成し、酸化物層をファセットエッチングし、金属層の少なくとも一部をリフローさせるステップより成る形成方法。 （もっと読む）