【課題】エッチング工程を行う際の窒化膜のエッチング選択比を向上できる半導体製造装置及び方法が提供される。
【解決手段】本発明による半導体製造装置は工程チャンバーの外部で供給されるジフルオロメタンＣＨ_２Ｆ_２、窒素Ｎ_２、及び酸素Ｏ_２ガスからプラズマを発生させ、発生されたプラズマを工程チャンバー内へ供給する。プラズマが工程チャンバーへ供給される途中に三フッ化窒素ＮＦ_３が供給される。このような装置構造及びソースガスを利用してシリコン窒化膜をエッチングすると、他の種類の膜に対するシリコン窒化膜のエッチング選択比を大きく増加させることができる。 （もっと読む）

【課題】チップあたりの端子数の増大に伴って、フリップチップ実装が種々の形態で実施されている。しかし、バンプピッチの微細化およびバンプの鉛フリー化によって、エレクトロマイグレーション耐性の確保がますます重要となっている。
【解決手段】本願の発明は、フリップチップ型の半導体集積回路装置において、チップの第１の主面上に形成された多数のＵＢＭパッド状の各々に設けられた半田バンプの中間部には、上下を分割する前記半田バンプとは異なる材質の金属隔壁が設けられているものである。 （もっと読む）

【課題】工程数を増加させることなく、エアギャップを有する半導体装置の機械的強度を向上する。
【解決手段】半導体装置に必要な導電材料、例えばビアアレイの外郭のビアを接続して環状ビア１Ｒとして絶縁膜２を囲み、エアギャップ形成時に導電材料に囲まれた絶縁膜２は残り非エアギャップ領域４となり、その他の部分は絶縁膜２が除去されてエアギャップ領域３となる。 （もっと読む）

【課題】配線倒れを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、半導体基板上に、第１の絶縁膜、第２の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第２の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第１側面と、前記第１側面の反対側に位置する第２側面とを有する第１配線と、前記芯材に接する第３側面と、前記第３側面の反対側に位置する第４側面とを有する第２配線を形成する。さらに、前記方法では、前記第１および第２配線の形成後に、前記第２の絶縁膜が残存するように前記犠牲膜を除去する。 （もっと読む）

【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】低い誘電率、向上したエッチング抵抗性、優れたバリアパフォーマンスを具備する誘電バリアを形成する方法を提供する。
【解決手段】前駆物質を処理チャンバへ流すことと、前記前駆物質が、有機ケイ素化合物と炭化水素化合物の混合物を備えており、かつ、前記炭化水素化合物が、エチレン、プロピン、または、これらの組合わせを備え、前記半導体基板上に炭素−炭素結合を有する炭化ケイ素ベースの誘電バリア膜を形成するために、前記処理チャンバ内において前記前駆物質の低密度プラズマを生成することと、前記前駆物質中の前記炭素−炭素結合の少なくとも一部が、前記低密度プラズマ内に生き残り、かつ、前記誘電バリア膜内に存在し、制御された量の窒素を導入することにより、前記誘電バリア膜から炭素−炭素二重結合（Ｃ＝Ｃ）、および／または、炭素−炭素三重結合（Ｃ≡Ｃ）を除去することと、を備える方法。 （もっと読む）

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】透明導電膜上における絶縁膜の膜浮きの発生を抑え、且つ、透明導電膜と金属膜との良好な電気的接続性を得ることができる配線構造を提供する。
【解決手段】それぞれ配線として機能する第１の導電膜２と第２の導電膜５と接続する配線変換部４５において、第２の導電膜５の内側には刳り抜き部１３が形成される。第２の導電膜５の上に設けられる第２の導電膜５は、第２の導電膜５の上面および刳り抜き部１３に露出した端面を覆い、且つ、第２の導電膜５の外周の端面を覆わないように形成される。第１の透明導電膜６の上層の第２の透明導電膜７が、第２の導電膜５と第１の導電膜２とに接続することにより、第１の導電膜２と第２の導電膜５とが電気的に接続される。 （もっと読む）

【課題】本発明は、磁気抵抗材料と集積回路とを巧みに統合することのできる、磁気抵抗素子構造の製造方法を提供する。
【解決手段】基板を提供する工程と、上記基板の上に金属ダマシン構造を形成する工程と、該金属ダマシン構造に電気的に接続するように該金属ダマシン構造の上にパターン化磁気抵抗ユニットを形成する工程とを含む、磁気抵抗素子構造の製造方法である。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】アライメントマーク終端部への応力集中により基板にクラックが発生することを軽減する。
【解決手段】基板の第１の主面に、第１の主面に対向して見た場合に、環状の第１の溝及び終端部を有さない形状の第２の溝を形成する。第１及び第２の溝を埋め込むように絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】空洞部の破壊を防ぐと共に、基板間の接続の信頼性を向上できるようにした半導体装置の製造方法及び半導体装置、電子機器を提供する。
【解決手段】第１の基板は、第１の面と第２の面とを有する第１の基材と、第１の基材の第１の面側に設けられた犠牲層と、第１の基材の第１の面と第２の面との間を貫通する貫通電極と、貫通電極と第１の基材との間に設けられた絶縁膜と、を有する。第２の基板は、第３の面を有する第２の基材と、第２の基材の第３の面側に設けられたバンプと、第２の基材の第３の面側に設けられ、バンプを囲む環状導電部と、を有する。第２の面と第３の面とを対向させた状態で、貫通電極とバンプとを接続すると共に、第１の基板の周縁部を環状導電部に埋入させる実装工程と、実装工程の後で、犠牲層をエッチングして第１の基材の第１の面側に空洞部を形成するエッチング工程と、を含む。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止する。
【解決手段】半導体チップ８８の貫通ビア８６の上に、他の半導体チップ１０１を実装する。半導体チップ１０１のバンプ１０３は、４つの貫通ビア８６で囲まれた領域に導かれて接合される。各貫通ビア８６は、バンプ１０３に面する側面及び上面の保護膜３１がエッチングによって除去されており、バンプ１０３のハンダ材料への濡れ性が保護膜３１で覆われた領域よりも良好になっている。このために、ハンダ材料のはみ出しによる他の電極との間のショートが防止される。さらに、１つのバンプ１０３に複数の貫通ビア８６からなる接続端子を配置するので、バンプ１０３に確実に接合できる。 （もっと読む）

【課題】実効的な低配線間容量を維持しつつ、高密着性かつ高い配線間絶縁信頼性を有する多層配線技術を提供する。
【解決手段】第一の絶縁膜は、シリコン、酸素及び炭素を含むシロキサン構造を含む少なくとも１層以上の絶縁膜であり、第一の絶縁膜内部のシロキサン構造は炭素原子数がシリコン原子数よりも多く、第一の絶縁膜と金属との界面及び第一の絶縁膜と第二の絶縁膜との界面のうち少なくとも何れか一方に、第一の絶縁膜内部よりも単位体積当たりの炭素原子数が少なく、且つ酸素原子数が多い改質層が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。 （もっと読む）