【課題】 導電体パッドの中央部から周辺部に向けて導電体が流動しても、応力が発生することを抑制できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、半導体素子の上方に位置する絶縁膜１０と、絶縁膜１０上に形成された導電体パッド１１と、導電体パッド１１に形成された第１の開口パターン１２とを具備する。このようにすると、導電体パッド１１を形成する導電体が流動しても、導電体の流動性は第１の開口パターン１２によって吸収される。導電体パッド１１が略多角形である場合、第１の開口パターン１２は、導電体パッド１１の角部それぞれの近傍に形成されているのが好ましい。この場合、第１の開口パターン１２は、角部を形成する２つの辺に沿うように配置された略Ｌ字状のスリットを有してもよい。 （もっと読む）

【課題】 半導体プロセスの微細化に伴って、ＬＳＩの面積縮小を阻害する要因としての影響が大きくなっている、加工形状及び位置合わせについてのマージンを削減する。
【解決手段】 半導体装置は、基板１００上に形成された導電性パターン１０２と、導電性パターン１０２の上面の少なくとも一部と接するように形成された導電性ランド１０３と、導電性ランド１０３上に形成された導電部１０４とを備え、導電部１０４は、導電性ランド１０３を介して導電性パターン１０２と電気的に接続されている。 （もっと読む）

【課題】ゲート抵抗およびゲート間の干渉を減らすことが可能なタングステンゲート電極を有する半導体素子の製造方法を提供する。
【解決手段】半導体基板上にゲート酸化膜１１とポリシリコン膜１２，１４と窒化膜を形成し、これらをパターニングしてポリゲートを形成する。前記ポリゲートの側面にスペーサ１８を形成する。全表面上に犠牲窒化膜１９を形成し、全面に層間絶縁膜２０を形成する。前記窒化膜が露出するように、前記層間絶縁膜２０と前記ポリゲート上に形成された犠牲窒化膜１９を平坦除去する。前記窒化膜を除去すると同時に、前記犠牲窒化膜１９の上部を除去する。前記窒化膜の除去により露出した側面に絶縁膜スペーサ２２を形成し、前記犠牲窒化膜が除去された部分２１に絶縁膜を充填する。前記窒化膜が除去された部分にタングステンゲート２３を形成する。 （もっと読む）

【課題】 水素によるキャパシタ誘電体膜の劣化を防止することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン（半導体）基板１の上に下地絶縁膜１０を形成する工程と、下地絶縁膜１０の上に、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａを順に形成してなるキャパシタQを形成する工程と、キャパシタQを覆う第１層間絶縁膜１５を形成する工程と、第１層間絶縁膜１５の上に、シリコン基板１にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜１６を形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】より高性能、高信頼性の記憶装置、及びその記憶装置を備えた半導体装置を低コストで、歩留まりよく作製できる技術を提供することも目的とする。
【解決手段】半導体装置に含まれる記憶素子を構成する有機化合物層と、有機化合物層を挟んで形成される一対の導電層において少なくとも一方の導電層との間に複数の絶縁物が存在するように、一対の導電層において少なくとも一方の導電層が複数の絶縁物を含むように形成する。本発明の記憶装置の一は、複数の絶縁物を含む第１の導電層と、複数の絶縁物を含む第１の導電層上に有機化合物層と、有機化合物層上に第２の導電層とを有する。 （もっと読む）

【課題】各種装置が設置されたフレキシブルな基板に対する外力の変化によって、装置の作動あるいは非作動を選択する機能を各種装置に付加し、さらにフレキシブルな基板に設置された複数の回路素子の機能の中から、基板に対する外力を変化させることで使用者が必要な機能を選択して作動させることを可能とする半導体装置及び半導体装置の作製方法を提供する。
【解決手段】半導体装置１１０は、基板１０上に形成された複数の回路素子と、複数の前記回路素子上に形成された絶縁膜と、前記絶縁膜上に形成された前記回路素子同士を接続する複数の配線とを有し、前記絶縁膜は、前記配線を分断する開口部８１を有し、前記基板を曲げたとき、分断された前記配線７７、７８同士が接触して複数の前記回路素子のうち少なくとも２つの前記回路素子が電気的に接続するような接続部を有している。 （もっと読む）

【課題】 半導体装置に熱処理を施したとしてもコンタクトプラグの周囲に形成された窒化膜に生じる熱変形を抑え、半導体装置の電気的特性を維持することができる半導体装置の製造方法を提供する。
【解決手段】 工程１４では、シリコン基板１２上の層間絶縁膜１４にコンタクトホール１５ａを形成する。工程１５では、シリコン基板１２におけるコンタクトホール１５ａの下側に不純物３１を導入する。工程１６では、導入した不純物３１を、例えば、８００℃の温度の熱処理によって拡散してドレイン電極２３の領域を広げる。工程１７及び１８では、コンタクトホール１５ａの内面にチタン膜２８及び窒化チタン膜２９を形成する。工程１９では、半導体装置１１に、例えば、５２０℃の温度の熱処理を施して、シリコン基板１２におけるバリアメタル２６とシリコン基板１２との間にシリサイド膜１６を形成する。 （もっと読む）

銅含有金属で満たされるトレンチ（１０４）の３つの側壁（１０５５）に補強層（１０５）を設けることによって、少なくとも或る程度まで、低ｋ誘電体材料（１０２）が熱機械的に閉じ込める度合いが弱いことを補償することができ、それによりエレクトロマイグレーション効果を低減し、それゆえ、銅に基づく金属線と共に低ｋ誘電体材料（１０２）を含むメタライゼーション層を有する複雑な半導体デバイスの寿命を延ばすことができる。
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【課題】 半導体装置の層間絶縁膜や配線間絶縁膜、パッシベ−ション膜等に用いた場合に低誘電率化を実現することができ、かつ、機械的強度、耐熱性及び柔軟性に優れる有機無機複合体、有機無機複合体の製造方法及び半導体装置を提供する。
【解決手段】下記一般式（１）に示す構造単位からなることを特徴とする有機無機複合体。
【化１】


式中、Ｍは金属又はケイ素、Ｘは−Ｏ−結合又はＯＨ、Ｒ^１は炭素数１〜２０の炭素原子含有分子鎖基、Ｒ^２はメチル基、エチル基、プロピル基又はフェニル基を表し、ｎ１及びｎ２は０、１又は２である。 （もっと読む）

【課題】引張応力膜と圧縮応力膜とを形成し、重なり合った応力膜について必要でない応力膜の応力を緩和することで、ＰＭＩＳトランジスタ上には圧縮応力膜を、ＮチャネルＭＩＳ型トランジスタ上には引張応力膜を形成することを可能とする。
【解決手段】基板（半導体基板１１）上にＮＭＩＳトランジスタ２１とＰＭＩＳトランジスタ３１とを備えた半導体装置１において、ＮＭＩＳトランジスタ２１上に形成された引張応力を有する第１層間膜４１と、第１層間膜４１上およびＰＭＩＳトランジスタ上に形成された圧縮応力を有する第２層間膜４２とを備え、第１層間膜４１上の第２層間膜４２は圧縮応力が緩和された応力緩和膜からなるものである。 （もっと読む）

本発明は、少なくとも1X10^-6の水性酸解離定数を持つ一種以上のカルボン酸成分が、酸化物（二酸化ケイ素もしくはドープした二酸化ケイ素など）のエッチングの間に利用される方法を含む。二種以上のカルボン酸も利用できる。カルボン酸の例としては、トリクロロ酢酸、マレイン酸、クエン酸を含む。 （もっと読む）

接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。 半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。
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本発明は、ビット線構造およびその製造方法に関する。この方法では、分離トレンチ（Ｔ）は、導電性レンチ充填層（５）によって、第２コンタクト部（ＫＳ）と第２コンタクト部（ＫＳ）に隣接する第１コンタクト部（ＫＤ）との少なくとも付近が充填されている。上記導電性レンチ充填層（５）は、埋め込み接触バイパス線を得るために、第２コンタクト部（ＫＳ）に隣接する第１不純物領域（Ｄ）を相互連結している。
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【課題】 タンタルを含む材料と、窒化珪素とのエッチング選択比を容易に制御可能としたエッチング方法及びこれを用いた電子デバイスの製造方法を提供する。
【解決手段】 タンタルを含む材料からなる第１の部分と、窒化珪素からなる第２の部分と、を有する被処理体をエッチングするエッチング方法であって、エッチングガスに窒素を添加した第１の混合ガスを用いて前記第２の部分をドライエッチングすることを特徴とするエッチング方法を提供する。 （もっと読む）

【課題】ＴＥＧの検査時に必要な労力を少なくすることができる半導体装置の製造方法を提供する。
【解決手段】 ＴＥＧ用低耐圧トランジスタのゲート電極４ｄとポリシリコン配線１４を接続配線１４ｄで接続し、ＴＥＧ用高耐圧トランジスタのゲート電極４ｅとポリシリコン配線１４を、接続配線１４ｅで接続する。接続配線１４ｄの少なくとも一部を、ポリシリコン電極４ｄより細くする。ＴＥＧ用高耐圧トランジスタの検査を行う場合、接続配線１４ｄを溶断する必要があるが、接続配線１４ｄの少なくとも一部は細くなっているため、溶断に必要なレーザー照射の回数を少なくすることができる。このため、ＴＥＧの検査時に必要な労力を少なくすることができる。 （もっと読む）

複数のアクティブエリア（１２、１４、１６）が電界領域（１８）によってそれぞれ分離された集積回路（１０、２５０）と、その集積回路（１０、２５０）の製造方法である。第１アクティブエリア（１２）と電界領域（１８）上に第１ポリシリコンフィンガー（２０）が形成され、第２アクティブエリア（１６）と電界領域（１８）上に第２ポリシリコンフィンガー（２２）が形成される。第１アクティブエリア（１２）と電界領域（１８）上に第１絶縁層（１６８）が形成され、第２アクティブエリア（１６）と電界領域（１８）上の第１絶縁層（１６８）の一部上に第２絶縁層（１７０）が形成される。第１の電気相互接続（１７５）は、第１ポリシリコンフィンガー（２０）上に第１ポリシリコンフィンガーから誘電的に絶縁されて形成され、第２電気相互接続（１７７）は第２アクティブエリア（１６）上に第２アクティブエリアから誘電的に絶縁されて形成される。第１電気相互接続（１７７）は第２ポリシリコンフィンガー（２２）に電気的に結合される。
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【課題】 半導体装置の性能を向上させる。
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜２５ａ用のＯＮＯ膜を形成し、その上にメモリトランジスタのゲート電極２０ａを形成し、ゲート電極２０ａの側面を急速熱酸化により酸化して絶縁膜２３を形成する。制御用トランジスタおよび高耐圧用のＭＩＳＦＥＴのゲート絶縁膜２５ｂ，２５ｄ用の酸化シリコン膜を熱酸化と該熱酸化後のＣＶＤにより形成してから、この酸化シリコン膜をＭＩＳＦＥＴ形成領域１Ｂで除去し、その後、熱酸化処理によりＭＩＳＦＥＴ形成領域１Ｂにゲート絶縁膜２５ｃ用の酸化シリコン膜を形成する。ゲート絶縁膜２５ｂ，２５ｄの膜厚は、ゲート絶縁膜２５ｃよりも厚い。 （もっと読む）

【課題】ビットラインの厚さおよび幅を均一にするためのフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、前記トレンチ内にビットラインを形成する段階とを含む。 （もっと読む）

【課題】 省スペース化を図りつつ、実デバイスの実際の段差の影響が配線幅に反映されたテストエレメントグループを形成する。
【解決手段】 特性評価用テストエレメントグループを形成するアクティブ領域Ｒ１を半導体基板１に設け、アクティブ領域Ｒ１には、ゲート絶縁膜３を介してゲート電極４を形成するとともに、ＬＤＤ層６ａ、６ｂをそれぞれ介してソース／ドレイン層７ａ、７ｂを形成することにより、特性評価用テストエレメントグループに電界効果型トランジスタを形成し、電界効果型トランジスタが形成された特性評価用テストエレメントグループ上に、層間絶縁膜８の段差にかかるように配置された線幅検出用配線層９ｃを形成する。 （もっと読む）

【課題】 ドレインコンタクトの形成時にＳＴＩと活性領域との段差に起因したエッチング残りでコンタクト面積の縮小で抵抗が高くなるのを防止する。
【解決手段】 ＮＯＲ型フラッシュメモリにおいて、ゲート電極４の形成後にスペーサとして第１のシリコン窒化膜１５を形成する。この後、ドレインコンタクトの形成領域のＳＴＩ２の高さをエッチングにより低くして活性領域３との段差を小さくする（ΔＨ＜Δｈ）ことで、第２のシリコン窒化膜１６形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜７の端面が保護されているので悪影響を与えることがない。 （もっと読む）