【課題】半導体集積回路装置の高速化を図り、また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くする技術を提供する。
【解決手段】半導体基板１上に形成された酸化シリコン膜２３および窒化シリコン膜２２中の配線溝内を含む酸化シリコン膜２３上にバリア層２６ａおよび銅膜２６ｂを順次形成後、前記配線溝外部のバリア層２６ａおよび銅膜２６ｂを除去することによって配線２６を形成し、配線２６上にタングステンを選択成長もしくは優先成長させることにより、配線２６上にタングステン膜２６ｃを形成する。 （もっと読む）

【課題】 ＭＯＳトランジスタとバイポーラトランジスタとで構成されるアナログ／デジタル混載半導体装置の製造コストを低減する。
【解決手段】 ｎ型エミッタ電極２３ｂを形成するためのｎ型不純物のイオン注入と、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入とを同時に行い、ｐ型エミッタ電極２３ｃを形成するためのｐ型不純物のイオン注入と、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入とを同時に行うことにより、イオン注入工程およびフォトマスクの枚数を減らす。 （もっと読む）

【課題】 エッチング工程で生成される反応生成物による配線信頼性の低下を防ぐ半導体装置の製造方法を提供する。
【解決手段】 配線と、配線に接続されるプラグとを有する半導体装置の製造方法であって、配線上に絶縁膜を形成する工程と、プラグを形成するためにドライエッチングにより絶縁膜に開口を形成する工程と、水素単体ガスまたは窒素を含むガスによるプラズマ放電により上記ドライエッチングにより生じた反応生成物を除去する工程とを有するものである。 （もっと読む）

【課題】半導体チップ全体でのパターン占有率を一定にすることにより、プロセス制御性を向上させる。
【解決手段】 導体チップ１０内の論理演算に寄与する第１領域１１に固定サイズの第１ダミーパターンを形成する。第１ダミーパターンは、水平方向及び垂直方向に隣接する信号配線から０．５μｍ以上離間して形成する。半導体チップ１０全体でのパターン占有率が製品毎及び同一製品内の配線層毎で一定値になるように、半導体チップ１０内の論理演算に寄与しない第２領域１２に第２ダミーパターンを形成する。 （もっと読む）

【課題】 良質でかつ良好な形状のサイドウォールを備えた半導体装置を形成する。
【解決手段】 ゲート電極側壁のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成する。炭素含有シリコン窒化酸化膜は、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定すると共に、例えば約５３０℃等の低成膜温度のＣＶＤ法で成膜することができる。炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成することで、窒素原子や炭素原子の寄与により、ＨＦ耐性向上やフリンジ容量低減を図れる。また、低温条件で成膜することにより、半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。これにより、トランジスタ特性を高めかつ安定化させ、半導体装置の高性能化、高品質化を図れるようになる。 （もっと読む）

【課題】高精度な微細パターンを安定的に形成できるようにする。
【解決手段】基板１上の被加工層４の表面に薄膜５を形成し、リソグラフィ工程（レジスト塗布、パターン露光、現像等）により薄膜５の表面に第１のパターン６を形成する。この第１のパターン６は被加工層４に最終的に形成すべき開口パターンにダミーパターンを付加した周期密集パターンであり、露光時にこれに最適な変形照明等の超解像技術を用いる。次に、第１のパターン６をマスクとして薄膜５をエッチングし、第１のパターン６を除去する。その後、薄膜５の表面にリソグラフィ工程により所望のパターンを包含する第２のパターン１１を形成する。最後に、薄膜５と第２のパターン１１とをマスクとして被加工層４をエッチングすることにより、被加工層４に所望のパターン１６を形成する。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

【課題】 層間絶縁膜の膜剥がれ及び周辺への銅の拡散を防止しつつ、層間絶縁膜のより一層の低誘電率化を図ることができる半導体装置及びその製造方法を提供するものである。
【解決手段】 絶縁性保護膜１０で覆われた基板１０１を形成する工程と、絶縁性保護膜１０上にプラズマＣＶＤ法により形成された絶縁膜で囲まれた第１の多層配線５０１を形成する工程と、第１の多層配線５０１を残して絶縁性保護膜１０上の絶縁膜をすべて除去する工程と、絶縁膜を除去した後の空間に、塗布法により第１の塗布絶縁膜を充填する工程とを有する。 （もっと読む）

【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。
【解決手段】半導体デバイスは、半導体基板１１０を覆うゲートと、ゲートの側壁上にある誘電体ライナー１５０とを含む。この半導体デバイスは、誘電体ライナー１５０に隣接して誘電体ライナー１５０を越えるように半導体基板１１０に沿って横向きに延伸された延伸スペーサ１７０を含む。半導体デバイスは、半導体基板１１０の上面の下方に位置し、ゲート下のチャネル領域１４５に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナー１５０および延伸スペーサ１７０下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板１１０に沿って横向きに延伸するシリサイド領域１９０をさらに含む。従って、延伸スペーサ１７０はソース／ドレインの一部上において誘電体ライナー１５０とシリサイド領域１９０との間に形成される。 （もっと読む）

【課題】ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上する。
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。 （もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。
【解決手段】ゲート電極５Ａ〜５Ｆを同一形状であり、ゲート電極５Ａ〜５Ｆの突き出し部は、素子分離領域を越えて基板コンタクト用の拡散領域上まで延びている。ゲート電極５ＢおよびＰ型拡散領域と１層目配線Ｍ１Ｈとはシェアードコンタクト９Ａ１で接続され、ゲート電極５ＥおよびＮ型拡散領域７Ａ６と１層目配線Ｍ１Ｉとはシェアードコンタクト９Ａ２で接続される。これにより、ゲート電極５Ａ〜５Ｆのうちコンタクトパッド部をＭＯＳトランジスタの活性領域から離すことができる。その結果、ハンマヘッドによるゲート長太り及びゲートフレアリングによるゲート長太りの効果が抑制され、ＴｒＡ〜ＴｒＦの仕上がりゲート長をほぼ一定値にすることが可能となる。 （もっと読む）

【課題】非対称パターンを形成するためのフォト工程の実行方法及びそれを用いた半導体装置の形成方法を提供する。
【解決手段】準備した半導体基板の素子分離膜は複数の活性領域を孤立形成する。半導体基板全面上に平坦化層間絶縁膜及びフォトレジスト膜を順に形成する。フォトレジスト膜にフォトマスクによる半導体パターンを転写させその膜にフォトレジストパターンを形成する。それは、活性領域及び素子分離膜の上部位置の平坦化層間絶縁膜上の所定領域に配置される。フォトレジスト膜に他のフォトマスクを有する他の半導体パターンを引き続いて転写させてその膜に他のフォトレジストパターンを形成する。それは素子分離膜上部に位置した平坦化層間絶縁膜上の異なる所定の領域にそれぞれ配置される。フォトレジストパターン及び他のフォトレジストパターンをエッチングマスクとして用いて平坦化層間絶縁膜にエッチング工程を実行して半導体基板を露出する。 （もっと読む）

【課題】 洗浄工程において、配線を形成する材料がピンホールを介して消失することを防止できる半導体装置およびその製造技術を提供する。
【解決手段】 酸化シリコン膜３７に埋め込むように配線４１を形成する。続いて、配線４１上を含む酸化シリコン膜３７上に炭窒化シリコン膜４３を形成する。ここで、炭窒化シリコン膜４３は、ピンホール４３ａが貫通しない程度の膜厚で形成する。次に、炭窒化シリコン膜４３を加工して、酸化シリコン膜３７上の炭窒化シリコン膜４３の膜厚を配線４１およびその近傍領域上に形成された炭窒化シリコン膜４３の膜厚よりも薄くする。 （もっと読む）

【課題】絶縁膜の成膜方法において、シリコン原子を堆積させる第１ステップと、シリコン原子を窒化する第２ステップとを有するＡＬＤ法を用い、フラットバンド電圧及び界面準位の小さい好適な特性を有する薄い絶縁膜の成膜方法を提供する。
【解決手段】第１及び第２ステップでの成膜温度と圧力を同一とし、成膜温度を５１０℃以下の低温とし、圧力を７０Ｐａ以下、ＲＦパワーを０．１ＫＷ以上とすることでフラットバンド電圧及び界面準位の小さい好適な特性の絶縁膜が得られる。これらの好適な絶縁膜を備えた半導体装置が得られる。 （もっと読む）

【課題】測定対象の収縮等が生じやすい条件下でも高い精度で測長を行うことができる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板上にレジスト膜を形成した後、レジスト膜に半導体集積回路用の回路パターン、第１のＬ字型測長用パターン３ａ，３ｂ及び十字型のアライメント用モニタパターン４ａ，４ｂを形成し、これらのパターンに基づいて、Ｓｉ基板をパターニングする。その後、Ｓｉ基板の上方に、ポリＳｉ膜を形成し、ポリＳｉ膜上にレジスト膜を形成する。レジスト膜に半導体集積回路用の回路パターン、第２のＬ字型測長用パターン１３ａ，１３ｂ及び十字型のアライメント用モニタパターン１５ｂを形成する。このとき、第２のＬ字型測長用パターンが平面視で第１のＬ字型測長用パターンを１８０度回転させた方向を向くようにする。そして、これらのパターンをマスクとして、ポリＳｉ膜をパターニングすることにより、ゲート電極を形成する。 （もっと読む）

【課題】多層配線構造の層間絶縁膜を、析出異物の問題なく、また電気特性を損なうことなく、平坦性高く形成する。
【解決手段】不純物含有シリコン酸化膜を準常圧領域でＣＶＤ法により形成するＣＶＤ工程（ステップ１〜５）と、形成された不純物含有シリコン酸化膜をリフローするリフロー工程とを含み、前記ＣＶＤ工程は、有機シリコン系ガスと不純物含有有機系ガスと酸化性ガスとを材料ガスとして、不純物を高濃度に含有したシリコン酸化膜を成膜する第一のＣＶＤ工程（ステップ２〜４）と、不純物含有有機系ガスを前記第一のＣＶＤ工程よりも低量に制御して、微量の不純物を含有したシリコン酸化膜を成膜する第二のＣＶＤ工程（ステップ５）とで構成される方法。
【効果】第一と第二のＣＶＤ工程で不純物濃度を制御することでリフロー性を向上させ、高濃度不純物に起因する吸湿、析出異物の問題を回避することができる。 （もっと読む）

【課題】
新たに見出した経時的配線不良率の知見に基づき、長期間の高信頼性を実現できる銅配線を有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、前記半導体基板上方に形成された層間絶縁膜と、前記層間絶縁膜に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界が０．４ＭＶ／ｃｍ以下になるように選定されている銅配線と、前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、を有する。 （もっと読む）

【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。 （もっと読む）

【課題】 周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）