【課題】半導体装装置を構成する半導体素子の微細化にともない、電極の間の距離も縮小され、電極の間に設ける層間絶縁膜の中にボイドが発生していた。このボイドは、半導体装置の信頼性を悪化するため、大きな問題であった。
【解決手段】半導体基板１１の上部に絶縁膜２１を設け、この上部に第１の導電性材料１４と第２の導電性材料１５とを積層して設ける。絶縁性を有する被服層１６を第1の導電性材料１４の側端部に設け、これらにより電極１０を構成する。第２の導電性材料１５の側端部は、第１の導電性材料１４の側端部より内側に設け、第１の導電性材料１４と第２の導電性材料１５とが接する面積は、第１の導電性材料１４の上面部の面積よりも小さい。 （もっと読む）

【課題】 プラズマ処理によりシリコン表面に形成される、ＳｉＣを含む変質層を、シリコン表面の侵食を最小限に抑止しながら除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。 （もっと読む）

【課題】 ｌｏｗ−ｋ膜のような疎水性膜を使用した多層配線構造において、層間絶縁膜に使用する疎水性膜とライナー膜又はバリア膜として使用する親水性膜との界面剥離の発生を防止する。
【解決手段】 電子デバイスは、図示しない基板上に形成された第１の層間絶縁膜１１の下層配線溝１１ａを埋め込むように形成された下層配線１２と、下層配線１２の上に形成されたバリア膜１３と、第１の層間絶縁膜１１及びバリア膜１３の上に形成された第２の層間絶縁膜１４とを備えている。そして、電子デバイスは、第１の層間絶縁膜１１と第２の層間絶縁膜１２とが接合している界面を有している。 （もっと読む）

【課題】 均一性の高い被覆率を有するダミーパターン形成方法及び均一性の高い被覆率を有する半導体装置を提供することを目的とする。
【解決手段】 ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割し、次にダミーパターン形成ユニット領域よりも大きな面積を有する検査範囲を、各検査範囲の一部がそれぞれオーバーラップするように複数の検査範囲を設定し、続いて検査範囲内のダミーパターン形成ユニット領域内に形成するダミーパターンの仮パターン被覆率を算出し、算出された仮パターン被覆率を平均化処理して最終パターン被覆率を算出し、最終パターン被覆率に相当する面積を有するダミーパターンをダミーパターン形成ユニット領域内にパターンとして発生させる。 （もっと読む）

【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。 （もっと読む）

【課題】 容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、トランジスタ形成領域３０とその残余領域２０とを有するＰ型の半導体基板１０を備えている。半導体基板１０における残余領域２０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２の表層の一部には溝部２４が形成されており、Ｎ型ウエル２２が残余領域２０の表面において複数箇所に渡って二次元的に規則的に露出している。残余領域２０の一部には、容量膜２６が成膜されている。この容量膜２６は、溝部２４の側面および底面、ならびに残余領域２０の表面に露出するＮ型ウエル２２を覆っている。容量膜２６上には、上部電極２８が設けられている。上部電極２８は、容量膜２６を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。 （もっと読む）

【課題】 金属表面の酸化を抑制しつつシリコン酸化膜を堆積させることが可能な成膜方法を提供する。
【解決手段】 真空引き可能になされた処理容器２２内で金属の表面が露出している被処理体Ｗにシリコン酸化膜を形成する成膜方法において、前記処理容器２２内へＳｉ含有ガスを供給するＳｉ含有ガス供給工程と、前記処理容器２２内へ酸化性ガスと還元性ガスとを同時に供給する酸化還元ガス供給工程とを、間欠的に交互に繰り返し行うようにする。これにより、金属表面の酸化を抑制しつつシリコン酸化膜を堆積させることが可能となる。 （もっと読む）

【課題】 容量値の均一性が高い容量素子を備える半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１の容量素子形成領域２０において、Ｐ型の半導体基板１０の表層には、導電層としてＮ型ウエル２２が形成されている。Ｎ型ウエル２２が形成された半導体基板１０の表面には、容量膜２４が成膜されている。ここで、半導体基板１０表面における容量膜２４が成膜された部分は、実質的に平坦である。容量膜２４上には、上部電極２６が設けられている。上部電極２６は、容量膜２４を挟んで対向するＮ型ウエル２２との間で容量素子（オンチップキャパシタ）を構成している。 （もっと読む）

【課題】一列配置されるビット線コンタクトＣＢの形成予定領域におけるボイドの発生を回避する。
【解決手段】半導体チップ１００上に搭載され、ビット線ＢＬと、ビット線に直交するソース線ＳＬ及びワード線ＷＬを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳと、ビット線とワード線の交差部に配置されるメモリセルトランジスタＭＴ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタＳＴと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトＣＢと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトＣＳとを備え、ビット線側選択ゲート線間の間隔Ｌ１が、ソース線側選択ゲート線間の間隔Ｌ２よりも大きい半導体記憶装置。 （もっと読む）

本発明による半導体電力素子は、第１導電型を有する基板と、該第１導電型を有し且つ該基板の表面を覆ってこれと接触するエピタキシャル層とを含む。第１トレンチが該エピタキシャル層の内部に伸張してそこで終端する。陥没トレンチが該エピタキシャル層の表面から伸張し該エピタキシャル層を通って該基板の内部で終端する。該陥没トレンチは、該第１トレンチの横に間隔をおいて設けられ、該第１トレンチよりも広く且つ深く伸張する。該陥没トレンチは自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、該陥没トレンチを充填する導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすと共に、相互接続層との電気的接触を該陥没トレンチの表面側に沿ってなす。
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【課題】エッチング停止膜のアンダーカットなどのプロファイル不良を防止する半導体素子の金属配線形成方法を提供する。
【解決手段】半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜１２１，１２２及び絶縁膜１３１，１３２を順次に形成する。次いで、絶縁膜をパターニングしてエッチング阻止膜を露出させる開口部を形成する。次いで、開口部の内面に沿って第１拡散防止膜１６１を形成する。次いで、スパッタリング方式のエッチングを通じて、開口部の底面の第１拡散防止膜及びエッチング阻止膜を除去する。次いで、導電性パターンと電気的に連結される導電物質を、開口部に埋め込む。 （もっと読む）

【課題】多層配線の狭ピッチ化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に複数の第１配線層を形成する工程と、第１配線層を覆うように第１層間絶縁膜層９を形成する工程と、第１層間絶縁膜層に、表面からその厚み方向に貫いて第１配線層に接続する複数の第１プラグ１４を形成する工程と、第１層間絶縁層上であって、第１プラグのうち一部の第１プラグの直上部に第２配線層４０を形成する工程と、第１層間絶縁膜層上に第２配線層を覆うように第２層間絶縁膜層１９を形成する工程と、第２層間絶縁膜層に、表面からその厚み方向に貫いて第２配線層に接続する第２プラグ２４’と、表面からその厚み方向に貫いて第１プラグに直接接続する第３プラグ２４と、を同時に形成する工程と、第２層間絶縁膜層上であって、第２プラグおよび第３プラグの直上部に第３配線層５０を形成する工程と、を含む。 （もっと読む）

本発明は、多層の有機メモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）を与え、非揮発性メモリデバイスとしてオペレートし得るし、その中に構築された複数のスタックされた及び／又はパラレルメモリを有する。複数セルと多層有機メモリコンポーネント（３０，３４，５０，５４，７０，７４）は、２あるいはそれ以上の電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）で形成され得るし、電極間（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）に選択的導電媒体（７０６，７０８）を有し、個々のセルを形成する。一方でパーティションコンポーネント（４０，４４，４８，６０，６４，６８，８０，８４，８８）を、先に形成されたセルの上部に又は関連して追加のメモリセルをスタックすることを可能にするために利用する。メモリスタック（３０，３４，５０，５４，７０，７４）は、追加の層−追加のパーティションコンポーネントによって分離された各層を加えることによって形成され得るし、複数スタックが高密度メモリデバイスを与えるために併存して形成され得る。
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【課題】不純物の除去力を向上させながらも、金属層の損傷を最小化することができる半導体基板洗浄用組成物を用いた半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法において、半導体基板上に金属を含む構造物パターン形成し酸性水溶液７８ないし９９．９８質量％、第１キレート剤０．０１ないし１１質量％を含む半導体基板洗浄用組成物を、半導体基板に適用して構造物パターンの不純物が覆っていない第１表面部位上に第１腐食抑制膜を形成し、構造物パターンの不純物が覆っている第２表面部位上の不純物を除去する。 （もっと読む）

【課題】 コンタクトホール側壁に形成するスペーサ用絶縁膜がシリコン基板と接触しない構成とし、且つＲＩＥ加工工数を低減する。
【解決手段】 ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。シリコン窒化膜２１の下端部は、シリコン基板１との間に、シリコン酸化膜１７もしくは１８を介在させている。シリコン基板１へのストレスを緩和してゲート酸化膜の電子トラップを低減する。また、シリコン窒化膜のＲＩＥ加工回数を減らすことができる。 （もっと読む）

【課題】 キャパシタとビアコンタクトとのショートを防止することが困難であった。
【解決手段】 トランジスタＴｒは半導体基板１１の表面領域に形成されている。キャパシタＣｐはトランジスタの上方に形成され、第１の電極１７、第２の電極１９、及び前記第１、第２の電極の相互間に形成された誘電体膜１８とを有している。第１のコンタクト２４はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース／ドレイン領域の一方に接続されている。側壁絶縁膜２３は第１のコンタクト２４の側壁で、少なくともキャパシタＣｐに接して形成されている。 （もっと読む）

【課題】接続孔の直径を小さくしても、接続孔に埋め込まれたプラグと、プラグ上の配線との接触抵抗を低くする。
【解決手段】第１の導電層４上に、絶縁膜８を形成し、絶縁膜８に、第１の導電層４上に位置する接続孔８ｃを形成する。接続孔８ｃの中及び絶縁膜上に導電膜を形成し、さらに、絶縁膜８ａ上に位置する導電膜をＣＭＰ法で除去することにより、接続孔８ｃに導電体９を埋め込む。接続孔８ｃに埋め込まれた導電体９の表層を、不活性イオンを用いたスパッタエッチングにより除去し、その後、絶縁膜８上に、導電体９に接続する第２の導電層１０ａを形成する。 （もっと読む）

【課題】絶縁膜の平坦性を向上させるとともに、生産性を向上させ、製造コストを抑えることが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】基板１１上に設けられたサイドウォール１５を備えたゲート電極１２による段差を有する基板１１上に下地絶縁膜１８を形成する第１工程と、段差下部よりも段差上部を覆う下地絶縁膜１８上に成膜される膜の成長が抑制されるように、段差上部を覆う下地絶縁膜１８に選択的に表面処理を行う第２工程と、表面処理が施された下地絶縁膜１８上に、絶縁膜１９を形成する第３工程とを有することを特徴とする半導体装置の製造方法およびこれによって得られる半導体装置である。 （もっと読む）

【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成され、拡散領域上に位置するゲート電極部Ｇ２１ａ〜Ｇ２１ｃと、素子分離領域上に位置するゲート配線部Ｇ２２ａ〜Ｇ２２ｃとを有する複数のゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃを備えている。そして、層間絶縁膜を貫通して、ゲート配線部Ｇ２２ａ〜Ｇ２２ｃに接続されるゲートコンタクトＣ２３ａ〜Ｃ２３ｃと、各ゲートコンタクトＣ２３ａ〜Ｃ２３ｃに接続される配線Ｍ２１とが設けられている。ゲートコンタクトＣ２３ａ〜Ｃ１３ｃの径Ｒは、ゲートポリシリコン膜Ｇ２０のゲート長Ｌよりも大きい。 （もっと読む）

【課題】コンタクト間のショートが効果的に防止され、微細化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、前記積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、前記半導体基板上に前記積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、前記複数の積層ゲート電極間の前記絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、 前記コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、を含む。 （もっと読む）