半導体素子の金属配線形成方法
【課題】エッチング停止膜のアンダーカットなどのプロファイル不良を防止する半導体素子の金属配線形成方法を提供する。
【解決手段】半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜121,122及び絶縁膜131,132を順次に形成する。次いで、絶縁膜をパターニングしてエッチング阻止膜を露出させる開口部を形成する。次いで、開口部の内面に沿って第1拡散防止膜161を形成する。次いで、スパッタリング方式のエッチングを通じて、開口部の底面の第1拡散防止膜及びエッチング阻止膜を除去する。次いで、導電性パターンと電気的に連結される導電物質を、開口部に埋め込む。
【解決手段】半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜121,122及び絶縁膜131,132を順次に形成する。次いで、絶縁膜をパターニングしてエッチング阻止膜を露出させる開口部を形成する。次いで、開口部の内面に沿って第1拡散防止膜161を形成する。次いで、スパッタリング方式のエッチングを通じて、開口部の底面の第1拡散防止膜及びエッチング阻止膜を除去する。次いで、導電性パターンと電気的に連結される導電物質を、開口部に埋め込む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の金属配線形成方法に係り、より詳細には、ダマシーン工程による半導体素子の金属配線形成方法に関する。
【背景技術】
【0002】
ロジック素子の高速化、高集積化は急速に進みつつあるが、これは、トランジスタの微細化によってなされている。トランジスタの集積度向上に対応して配線は微細化されており、これによる配線遅延の問題が深刻化しており、素子の高速化を妨害する原因となっている。
【0003】
このような状況で、従来からLSI(Large Scale Integration)の配線材料として、一般的に利用してきたアルミニウム合金の代りに、さらに抵抗が小さくて、かつ高いEM(Electro−migration)耐性を持つ材料である銅(Cu)を利用した配線が活発に開発されている。ところが、銅はエッチングが容易でなく、工程中に酸化される問題点によって、銅配線形成のためにはダマシーン工程を使用する。ダマシーン工程は、絶縁膜に上層配線が形成されて前記上層配線をそれぞれ隔離させるように、前記上層配線間にトレンチを形成し、また、その上層配線を下層配線または基板に接続するビアホールを形成し、銅を満たした後に化学機械的研磨(CMP:Chemical Mechanical Polishing)工程で平坦化する充填工程である。
【0004】
前記ダマシーン工程は、前記トレンチとビアホールとを連続的に形成した後、同時に銅を満たすデュアルダマシーン工程方法と、前記トレンチまたはビアホールのうちいずれか一つのみを別途に形成した後、銅を満たすシングルダマシーン工程方法とに区分できる。
【0005】
以下では、前記ビアホールを通じて前記下層配線と連結され、上層配線が満たされる前記トレンチ間の領域を配線領域と命名して説明する。
【0006】
図1ないし図5は、従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0007】
従来技術による半導体素子の金属配線形成方法は、図1に示すように、まず、導電体パターン11が埋め込まれている半導体基板10上に第1エッチング阻止膜21及び第1絶縁膜31を形成し、次いで、第2エッチング阻止膜22及び第2絶縁膜32を連続的に形成する。
【0008】
次いで、図2に示すように、前記第2絶縁膜32の上部にフォトレジストを塗布し、それをパターニングして、前記第2絶縁膜32の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記第1及び第2絶縁膜31、32と前記第2エッチング阻止膜22とをエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜21が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール40が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0009】
次いで、図3に示すように、前記ビアホール40が形成されている前記第2絶縁膜32上に、前記第1幅W1より大きい第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記第2絶縁膜32をエッチングする。この時、前記エッチングは、前記第2エッチング阻止膜22が露出されるまで実施する。これにより、前記第2絶縁膜32内に、前記第2幅W2を持つ配線領域50が形成される。次いで、前記第2フォトレジストパターンPR2を除去する。
【0010】
次いで、図4に示すように、前記ビアホール40に露出された前記第1エッチング阻止膜21及び前記配線領域50に露出された前記第2エッチング阻止膜22を、ドライエッチング工程方式でエッチングする。これにより、前記ビアホール40の下部に前記導電体パターン11が露出される。一方、前記ドライエッチング工程後に、残留エッチングガス及び前記導電体パターン11上に形成された酸化膜などを除去するためのストリップ工程を進めるが、この時、SiNからなる前記第1及び第2エッチング阻止膜21、22のうち大気中に露出された部位は容易に酸化されて、前記ストリップ工程進行時に共に除去されつつ、ネガティブ勾配(negative−slope)を持つアンダーカットが発生する。
【0011】
このようなアンダーカットが発生すれば、後続工程の拡散防止膜の形成工程及びシード層の形成工程で、前記拡散防止膜及びシード層が不連続的に蒸着される問題点が発生する。
【0012】
すなわち、図5に示すように、基板上に段差に沿って均一に蒸着されるべき拡散防止膜60が不連続蒸着される。これにより、後続電解メッキ(ECP:Electro−Chemical Plating)及び熱処理工程で、前記導電体パターン11と電気的に連結されねばならない上部導電物質が、前記導電体パターン11から剥離される現象を誘発するという問題点がある。
【特許文献1】韓国特許出願公開第2004-0029270号明細書
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明が解決しようとする技術的課題は、エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たす半導体素子の金属配線形成方法を提供するところにある。
【0014】
本発明が解決しようとする他の技術的課題は、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程を進め、連続工程を行わせて導電体パターンの汚染及び酸化現象を防止する半導体素子の金属配線形成方法を提供するところにある。
【0015】
本発明が解決しようとするさらに他の技術的課題は、工程を単純化する半導体素子の金属配線形成方法を提供するところにある。
【0016】
本発明の目的のうちで、前記で言及した目的に限定されず、言及しなかったさらに他の目的は下の記載から当業者ならば明確に理解できる。
【課題を解決するための手段】
【0017】
前記技術的課題を達成するための本発明による半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成する。次いで、前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成する。次いで、前記開口部の内面に沿って第1拡散防止膜を形成する。次いで、スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去する。次いで、前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込む。
【0018】
この時、前記開口部は、ビアホールまたは配線領域である。
【0019】
また、前記スパッタリング方式のエッチング工程以後に、前記開口部の内面に沿って第2拡散防止膜を形成するステップをさらに含む。
【0020】
ここで、前記第1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する。この時、前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する。
【0021】
一方、前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させる。
【発明の効果】
【0022】
本発明の半導体素子の金属配線形成方法によれば、次のような効果が一つあるいはそれ以上ある。
【0023】
エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たすことができる。
【0024】
また、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程が進む連続工程を行わせて、導電体パターンの汚染及び酸化現象を防止できる。
【0025】
また、従来の導電性パターンを露出させるためのドライエッチング工程及びストリップ工程を省略して、工程を単純化できる。
【発明を実施するための最良の形態】
【0026】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に知らせるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亙って同一な参照符号は同一な構成要素を示す。
【0027】
以下、添付した図面を参照して本発明の望ましい実施形態について詳細に説明する。
【0028】
本発明の第1実施形態による半導体素子の金属配線形成方法は、図6に示すように、まず、下部配線となる導電体パターン111が埋め込まれている半導体基板110を設け、前記半導体基板110上に第1エッチング阻止膜121及び第1絶縁膜131を形成する。次いで、前記第1絶縁膜131上に第2エッチング阻止膜122及び第2絶縁膜132を連続的に形成する。
【0029】
基板110としては、シリコン基板、SOI(Silicon On Insulator)基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などを例とすることができる。基板110上には多様な種類の能動素子及び受動素子などを含むことができる。前記導電体パターン111は、多様な種類の配線物質、例えば、銅、銅合金、アルミニウム、アルミニウム合金からなりうる。低抵抗の観点で、前記導電体パターン111は銅で形成されることが望ましい。
【0030】
前記第1エッチング阻止膜121は、後続のビアホールの形成のためのエッチング工程時に、下部配線である導電体パターン111がエッチング工程に露出されて電気的特性が損傷することを防止するために形成する。したがって、前記第1エッチング阻止膜121は、その上に形成される第1絶縁膜131に対するエッチング選択比の大きい物質で形成する。また、前記第2エッチング阻止膜122は、後続の上部配線領域の形成のためのエッチング工程時に、下部の第1絶縁膜131がエッチング工程に露出されることを防止するために形成する。したがって、前記第2エッチング阻止膜122は、その上に形成される第2絶縁膜132に対するエッチング選択比の大きい物質で形成する。望ましくは、前記第1及び第2エッチング阻止膜121、122は、誘電率4〜5のSiC、SiN、SiCNで形成する。前記第1及び第2エッチング阻止膜121、122の厚さは、全体絶縁膜の誘電率におよぶ影響を考慮して最小化するが、エッチング阻止膜としての機能を行うのに十分な厚さで形成する。
【0031】
前記第1及び第2絶縁膜131、132は、有機物の低誘電率特性と既存の装備及び工程をそのまま使用でき、熱的安定性に優れた無機物の特性をいずれも持つハイブリッド型低誘電率物質で形成する。下部配線である導電体パターン111と形成しようとするビアホール及び上部配線との間のRC信号遅延を防止し、相互干渉及び電力消費の増加を抑制するために、前記第1及び第2絶縁膜131、132は、誘電率3以下のハイブリッド型物質で形成する。最も望ましくは、低誘電率OSG(low k OrganoSilicateGlass)で絶縁膜131、132を形成する。このような絶縁膜131、132は、PECVD(Plasma Enhanced CVD)、HDP−CVD(High Density Plasma CVD)、APCVD(Atmospheric Pressure CVD)、スピンコーティング方式などを使用して形成できる。
【0032】
次いで、図7に示すように、前記第2絶縁膜132の上部にフォトレジストを塗布し、それをパターニングして前記第2絶縁膜132の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。この時、前記第1フォトレジストの開口パターンの位置は、下部の導電体パターン111層に投影した時、前記導電体パターン111の幅内で定義されることが望ましい。
【0033】
次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記第1及び第2絶縁膜131、132と前記第2エッチング阻止膜122とをエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜121が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール140が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0034】
次いで、図8に示すように、前記ビアホール140が形成されている前記第2絶縁膜132上に、前記第1幅W1と同じか、またはさらに広い第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記第2絶縁膜132をエッチングする。この時、前記エッチングは、前記第2エッチング阻止膜122が露出されるまで実施する。これにより、前記第2絶縁膜132内に前記第2幅W2を持つ配線領域150が形成される。次いで、前記第2フォトレジストパターンPR2を除去する。一方、図面には図示されていないが、前記第2フォトレジストパターンPR2を形成するためのフォトレジスト塗布前に、前記ビアホール140内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第2フォトレジストパターンPR2を形成させることができる。
【0035】
次いで、図9に示すように、化学気相蒸着(CVD:Chemical Vapor Deposition)法またはスパッタリングなどの物理的気相蒸着(PVD:Physical Vapor Deposition)法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように、第1拡散防止膜161を形成する。ここで、前記第1拡散防止膜161は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0036】
次いで、図10に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール140底面の前記第1拡散防止膜161及び第1エッチング阻止膜121を除去して、前記導電体パターン111を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子(Ar+)をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
【0037】
具体的に、プラズマ状態のアルゴン粒子(Ar+)を、前記ビアホール140底面の第1拡散防止膜161に向けて加速させれば、前記第1拡散防止膜161及び前記第1拡散防止膜161の下部の第1エッチング阻止膜121を構成する原子が、前記アルゴン粒子(Ar+)と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール140の底面に位置する前記第1拡散防止膜161及び第1エッチング阻止膜121が除去される。ここで、前記ビアホール140の底面に位置した前記第1拡散防止膜161及び前記第1エッチング阻止膜121を構成する原子は、前記ビアホール140の側壁に沿って蒸着されてスパッタリング副産物170を形成する。一方、アルゴン粒子(Ar+)を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール140の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第1拡散防止膜161上にアルゴン粒子(Ar+)が衝突する。ビアホール側壁は、アルゴン粒子(Ar+)との衝突により放物線を描きつつ広がる第1拡散防止膜161及び前記第1エッチング阻止膜121を構成する原子によりリスパッタリングされる。アルゴン粒子(Ar+)の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール140の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール140の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
【0038】
次いで、図11に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して前記ビアホールの内面を均一な厚さを持つように第2拡散防止膜162を形成する。この時、前記第2拡散防止膜162は、前記第1拡散防止膜161及び前記スパッタリング副産物170を覆うように形成する。
【0039】
ここで、前記第2拡散防止膜162はTa膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0040】
一方、前記第2拡散防止膜162は、後述する導電物質層180との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜162の内側に位置する前記第1拡散防止膜161は、前記導電物質層180が配線領域150及びビアホール140領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0041】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン111を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜162を蒸着することにより、導電体パターン111が露出された状態の渋滞期間を最小化できる。
【0042】
次いで、図12に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜162上に導電物シード層を形成した後、ECP(Electro−Chemical Plating)を実施して、前記ビアホール140及び前記配線領域150を埋め込むのに十分な厚さを持つ導電物質層180を形成する。
【0043】
ここで、前記導電物質層180は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層180は、銅(Cu)を含むことが望ましい。
【0044】
次いで、前記導電物質層180は不均一な厚さに満たされるために、図13に示すように、前記第2絶縁膜132が露出されるように化学的機械研磨(CMP:Chemical Mechanical Polishing)工程を行って、平坦な金属配線を形成する。
【0045】
したがって、本発明の第1実施形態によれば、ビアホール及び配線領域を形成した後、導電体パターンを露出させるためのドライエッチング工程及びストリップ工程を進める従来方式の代わりに、前記ビアホール140及び配線領域150の形成後直ちに第1拡散防止膜161を蒸着させた後、前記導電体パターン111が露出されるようにスパッタリング方式のエッチングを実施した。これにより、従来のドライエッチング工程及びストリップ工程による前記第1及び第2エッチング阻止膜121、122のアンダーカット発生を防止して、導電物質180をビアホール140及び配線領域150に良好に満たせる。
【0046】
また、前記導電体パターン111を露出させた後、別途のストリップ工程を経ずに、直ちに第2拡散防止膜162を蒸着することにより、導電体パターン111が露出された状態の渋滞期間を最小化して、導電体パターン111の汚染及び酸化を防止できる。
【0047】
また、前記ビアホール140及び配線領域150の形成後、前記エッチング阻止膜及び導電体パターン111上の酸化物などを除去するためのドライエッチング工程及びストリップ工程を実施せず、工程を単純化させることができる。
【0048】
次いで、図14ないし図15を参照して、本発明の第2実施形態による半導体素子の金属配線形成方法を説明する。
【0049】
図14ないし図15は、本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【0050】
本発明の第2実施形態による半導体素子の金属配線形成方法は、前述した本発明の第1実施形態で、前記スパッタリング方式のエッチングを通じて前記ビアホール下部の前記第1拡散防止膜及び第1エッチング阻止膜を除去した後、前記第2拡散防止膜を蒸着しないことを除外すれば、本発明の第1実施形態と実質的に同一であるので、前の工程による図面とそれについての説明を省略する。
【0051】
本発明の第2実施形態による半導体素子の金属配線形成方法は、前記スパッタリング方式のエッチング後に、図14に示すように、ビアホールの内面に沿って形成されている第1拡散防止膜261及びスパッタリング副産物270上に導電物シード層を形成し、次いで、ECP(Electro−Chemical Plating)を実施してビアホール及び配線領域を埋め込むのに十分な厚さを持つ導電物質層280を形成する。
【0052】
この時、前段階の工程のスパッタリング方式のエッチングを通じて、前記導電体パターン211を露出させた後、別途のストリップ工程を経ずに、直ちに前記導電物質層280を形成することで、導電体パターン211が露出された状態の渋滞期間を最小化できる。
【0053】
ここで、前記導電物質層280は、多様な導電物質及びそれらの組合わせからなることができ、前記導電物質層280は銅(Cu)を含むことが望ましい。
【0054】
次いで、図15に示すように、前記導電物質層280は、不均一な厚さに満たされるため、第2絶縁膜232が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0055】
したがって、本発明の第2実施形態によれば、前述した本発明の第1実施形態と同じ効果を持つと同時に、本発明の第1実施形態で導電物質層280を形成する前に追加で蒸着させる拡散防止膜を別途に蒸着せずに、工程をさらに単純化させることができる。
【0056】
次いで、図16ないし図23を参照して、本発明の第3実施形態による半導体素子の金属配線形成方法を説明する。
【0057】
図16ないし図23は、本発明の第3実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0058】
本発明の第3実施形態による半導体素子の金属配線形成方法は、図16に示すように、まず、下部配線となる導電体パターン311が埋め込まれている半導体基板310を設け、前記半導体基板310上にエッチング阻止膜320及び絶縁膜330を、前述した第1実施形態で説明した物質及び形成方法を使用して連続的に形成する。
【0059】
次いで、図17に示すように、前記絶縁膜330の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜330の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。この時、前記第1フォトレジストの開口パターンの位置は、下部の導電体パターン311層に投影した時、前記導電体パターン311の幅内で定義されることが望ましい。
【0060】
次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記絶縁膜330をエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜320が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール340が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0061】
次いで、図18に示すように、前記ビアホール340が形成されている前記絶縁膜330上に、前記第1幅W1と同じか、またはさらに広い第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記絶縁膜330を、上部から所定厚さD1だけエッチングされるようにパターニングする。この時、エッチング時間を調節する方式で、前記エッチングされる厚さD1を調節できる。これにより、前記絶縁膜330内に前記第2幅W2を持つ配線領域350が形成され、前記配線領域350の下部にD2の厚さを持ち、かつ第1幅W1を持つビアホール340が残る。ここで、前記配線領域350の厚さD1とビアホール340の厚さD2とは、全体絶縁膜の厚さ(D1+D2)でそれぞれ半分程度占めるように形成することが望ましい。
【0062】
次いで、前記第2フォトレジストパターンPR2を除去する。一方、図面には図示されていないが、前記第2フォトレジストパターンPR2を形成するためのフォトレジスト塗布前に、前記ビアホール340内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第2フォトレジストパターンPR2を形成させることができる。
【0063】
次いで、図19に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第1拡散防止膜361を形成する。ここで、前記第1拡散防止膜361は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0064】
次いで、図20に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール340下部の前記第1拡散防止膜361及びエッチング阻止膜320を除去して、前記導電体パターン311を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子(Ar+)をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
【0065】
具体的に、プラズマ状態のアルゴン粒子(Ar+)を、前記ビアホール340底面の第1拡散防止膜361に向けて加速させれば、前記第1拡散防止膜361及び前記第1拡散防止膜361の下部の第1エッチング阻止膜320を構成する原子が、前記アルゴン粒子(Ar+)と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール340の底面に位置する前記第1拡散防止膜361及び第1エッチング阻止膜320が除去される。ここで、前記ビアホール340の底面に位置した前記第1拡散防止膜361及び前記第1エッチング阻止膜320を構成する原子は、前記ビアホール340の側壁に沿って蒸着されてスパッタリング副産物370を形成する。一方、アルゴン粒子(Ar+)を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール340の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第1拡散防止膜361上にアルゴン粒子(Ar+)が衝突する。ビアホール側壁は、アルゴン粒子(Ar+)との衝突により放物線を描きつつ広がる第1拡散防止膜361及び前記第1エッチング阻止膜320を構成する原子によりリスパッタリングされる。アルゴン粒子(Ar+)の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール340の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール340の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
【0066】
次いで、図21に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD(Physical Vapor Deposition)法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第2拡散防止膜362を形成する。この時、前記第2拡散防止膜362は、前記第1拡散防止膜361及び前記スパッタリング副産物370を覆うように形成する。
【0067】
ここで、前記第2拡散防止膜362は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0068】
一方、前記第2拡散防止膜362は、後述する導電物質層380との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜362の内側に位置する前記第1拡散防止膜361は、前記導電物質層380が配線領域350及びビアホール340領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0069】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン311を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜362を蒸着することにより、導電体パターン311が露出された状態の渋滞期間を最小化できる。
【0070】
次いで、図22に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜362上に導電物シード層を形成し、次いで、ECP(Electro−Chemical Plating)を実施して、前記ビアホール340及び前記配線領域350を埋め込むのに十分な厚さを持つ導電物質層380を形成する。
【0071】
ここで、前記導電物質層380は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層380は、銅(Cu)を含むことが望ましい。
【0072】
次いで、前記導電物質層380は不均一な厚さに満たされるために、図23に示すように、前記絶縁膜330が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0073】
一方、本発明の第3実施形態では、前記スパッタリング方式のエッチング以前に第1拡散防止膜361を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第2拡散防止膜362を蒸着する方式を例として説明したが、前記第2拡散防止膜362の蒸着は省略できて、直ちに導電物質層380を形成することもできる。
【0074】
したがって、本発明の第3実施形態によれば、前述した本発明の第1実施形態と同じ効果を持つ。
【0075】
次いで、図24ないし図30を参照して、本発明の第4実施形態による半導体素子の金属配線形成方法を説明する。
【0076】
前述の第1ないし第3実施形態は、デュアルダマシーン工程方法を例として説明したが、本発明の第4実施形態では、シングルダマシーン工程方法を例として説明する。
【0077】
図24ないし図30は、本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0078】
本発明の第4実施形態による半導体素子の金属配線形成方法は、図24に示すように、まず、導電体パターン411が埋め込まれている半導体基板410を設け、前記半導体基板410上にエッチング阻止膜420及び絶縁膜430を、前述した第1実施形態で説明した物質及び形成方法を使用して連続的に形成する。
【0079】
前記導電体パターン411は、下部配線でもあり、下部配線または導電領域と以後に形成される上部配線とを電気的に連結するためのビアホールまたはコンタクトホールでもある。
【0080】
次いで、図25に示すように、前記絶縁膜430の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜430の上面を一部露出させるフォトレジストパターンPRを形成する。
【0081】
次いで、前記フォトレジストパターンPRをエッチングマスクとして、前記絶縁膜430をエッチングする。この時、前記エッチングは、前記エッチング阻止膜420が露出されるまで実施する。これにより、前記エッチング阻止膜420を露出させる開口部440が形成される。次いで、前記フォトレジストパターンPRを除去する。
【0082】
次いで、図26に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第1拡散防止膜461を形成する。ここで、前記第1拡散防止膜461は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0083】
次いで、図27に示すように、スパッタリング方式のエッチングを通じて前記開口部440の下部の前記第1拡散防止膜461及びエッチング阻止膜420を除去して、前記導電体パターン411を露出させる。前記スパッタリング方式のエッチングは、前述した本発明の第1ないし第3実施形態で説明したように、同じ動作により加速された速度の比較的速い開口部440底面の構成物原子が、選択的に完全に他の位置に押し出されて除去される。
【0084】
次いで、図28に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第2拡散防止膜462を形成する。この時、前記第2拡散防止膜462は、前記第1拡散防止膜461及び前記スパッタリング副産物470を覆うように形成する。
【0085】
ここで、前記第2拡散防止膜462は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0086】
一方、前記第2拡散防止膜462は、後述する導電物質層480との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜462の内側に位置する前記第1拡散防止膜461は、前記導電物質層480が開口部440領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0087】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン411を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜462を蒸着することにより、導電体パターン411が露出された状態の渋滞期間を最小化できる。
【0088】
次いで、図29に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜462上に導電物シード層を形成した後、ECP(Electro−Chemical Plating)を実施して前記開口部440を埋め込むのに十分な厚さを持つ導電物質層480を形成する。
【0089】
ここで、前記導電物質層480は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層480は、銅(Cu)を含むことが望ましい。
【0090】
次いで、前記導電物質層480は不均一な厚さに満たされるために、図30に示すように、前記絶縁膜430が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0091】
一方、本発明の第4実施形態では、前記スパッタリング方式のエッチング以前に第1拡散防止膜461を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第2拡散防止膜462を蒸着する方式を例として説明したが、前記第2拡散防止膜462の蒸着は省略できて、直ちに導電物質層480を形成することもできる。したがって、本発明の第4実施形態によれば、本発明の第1実施形態と類似した効果を持つ。
【0092】
以上、添付図を参照して本発明の実施例を説明したが、本発明は前記実施例に限定されず、本発明の技術的要旨を外れない範囲内で当業者により多様に変形実施されることができる。
【産業上の利用可能性】
【0093】
本発明は、ダマシーン工程による金属配線形成方法に係り、半導体素子の製造方法に好適に用いられうる。
【図面の簡単な説明】
【0094】
【図1】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図2】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図3】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図4】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図5】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図6】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図7】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図8】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図9】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図10】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図11】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図12】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図13】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図14】本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図15】本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図16】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図17】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図18】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図19】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図20】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図21】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図22】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図23】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図24】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図25】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図26】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図27】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図28】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図29】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図30】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【符号の説明】
【0095】
111 導電体パターン
121、122 第1及び第2エッチング阻止膜
132 第2絶縁膜
140 ビアホール
150 配線領域
161 第1拡散防止膜
162 第2拡散防止膜
180 導電物質層
【技術分野】
【0001】
本発明は、半導体素子の金属配線形成方法に係り、より詳細には、ダマシーン工程による半導体素子の金属配線形成方法に関する。
【背景技術】
【0002】
ロジック素子の高速化、高集積化は急速に進みつつあるが、これは、トランジスタの微細化によってなされている。トランジスタの集積度向上に対応して配線は微細化されており、これによる配線遅延の問題が深刻化しており、素子の高速化を妨害する原因となっている。
【0003】
このような状況で、従来からLSI(Large Scale Integration)の配線材料として、一般的に利用してきたアルミニウム合金の代りに、さらに抵抗が小さくて、かつ高いEM(Electro−migration)耐性を持つ材料である銅(Cu)を利用した配線が活発に開発されている。ところが、銅はエッチングが容易でなく、工程中に酸化される問題点によって、銅配線形成のためにはダマシーン工程を使用する。ダマシーン工程は、絶縁膜に上層配線が形成されて前記上層配線をそれぞれ隔離させるように、前記上層配線間にトレンチを形成し、また、その上層配線を下層配線または基板に接続するビアホールを形成し、銅を満たした後に化学機械的研磨(CMP:Chemical Mechanical Polishing)工程で平坦化する充填工程である。
【0004】
前記ダマシーン工程は、前記トレンチとビアホールとを連続的に形成した後、同時に銅を満たすデュアルダマシーン工程方法と、前記トレンチまたはビアホールのうちいずれか一つのみを別途に形成した後、銅を満たすシングルダマシーン工程方法とに区分できる。
【0005】
以下では、前記ビアホールを通じて前記下層配線と連結され、上層配線が満たされる前記トレンチ間の領域を配線領域と命名して説明する。
【0006】
図1ないし図5は、従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0007】
従来技術による半導体素子の金属配線形成方法は、図1に示すように、まず、導電体パターン11が埋め込まれている半導体基板10上に第1エッチング阻止膜21及び第1絶縁膜31を形成し、次いで、第2エッチング阻止膜22及び第2絶縁膜32を連続的に形成する。
【0008】
次いで、図2に示すように、前記第2絶縁膜32の上部にフォトレジストを塗布し、それをパターニングして、前記第2絶縁膜32の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記第1及び第2絶縁膜31、32と前記第2エッチング阻止膜22とをエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜21が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール40が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0009】
次いで、図3に示すように、前記ビアホール40が形成されている前記第2絶縁膜32上に、前記第1幅W1より大きい第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記第2絶縁膜32をエッチングする。この時、前記エッチングは、前記第2エッチング阻止膜22が露出されるまで実施する。これにより、前記第2絶縁膜32内に、前記第2幅W2を持つ配線領域50が形成される。次いで、前記第2フォトレジストパターンPR2を除去する。
【0010】
次いで、図4に示すように、前記ビアホール40に露出された前記第1エッチング阻止膜21及び前記配線領域50に露出された前記第2エッチング阻止膜22を、ドライエッチング工程方式でエッチングする。これにより、前記ビアホール40の下部に前記導電体パターン11が露出される。一方、前記ドライエッチング工程後に、残留エッチングガス及び前記導電体パターン11上に形成された酸化膜などを除去するためのストリップ工程を進めるが、この時、SiNからなる前記第1及び第2エッチング阻止膜21、22のうち大気中に露出された部位は容易に酸化されて、前記ストリップ工程進行時に共に除去されつつ、ネガティブ勾配(negative−slope)を持つアンダーカットが発生する。
【0011】
このようなアンダーカットが発生すれば、後続工程の拡散防止膜の形成工程及びシード層の形成工程で、前記拡散防止膜及びシード層が不連続的に蒸着される問題点が発生する。
【0012】
すなわち、図5に示すように、基板上に段差に沿って均一に蒸着されるべき拡散防止膜60が不連続蒸着される。これにより、後続電解メッキ(ECP:Electro−Chemical Plating)及び熱処理工程で、前記導電体パターン11と電気的に連結されねばならない上部導電物質が、前記導電体パターン11から剥離される現象を誘発するという問題点がある。
【特許文献1】韓国特許出願公開第2004-0029270号明細書
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明が解決しようとする技術的課題は、エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たす半導体素子の金属配線形成方法を提供するところにある。
【0014】
本発明が解決しようとする他の技術的課題は、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程を進め、連続工程を行わせて導電体パターンの汚染及び酸化現象を防止する半導体素子の金属配線形成方法を提供するところにある。
【0015】
本発明が解決しようとするさらに他の技術的課題は、工程を単純化する半導体素子の金属配線形成方法を提供するところにある。
【0016】
本発明の目的のうちで、前記で言及した目的に限定されず、言及しなかったさらに他の目的は下の記載から当業者ならば明確に理解できる。
【課題を解決するための手段】
【0017】
前記技術的課題を達成するための本発明による半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成する。次いで、前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成する。次いで、前記開口部の内面に沿って第1拡散防止膜を形成する。次いで、スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去する。次いで、前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込む。
【0018】
この時、前記開口部は、ビアホールまたは配線領域である。
【0019】
また、前記スパッタリング方式のエッチング工程以後に、前記開口部の内面に沿って第2拡散防止膜を形成するステップをさらに含む。
【0020】
ここで、前記第1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する。この時、前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する。
【0021】
一方、前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させる。
【発明の効果】
【0022】
本発明の半導体素子の金属配線形成方法によれば、次のような効果が一つあるいはそれ以上ある。
【0023】
エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たすことができる。
【0024】
また、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程が進む連続工程を行わせて、導電体パターンの汚染及び酸化現象を防止できる。
【0025】
また、従来の導電性パターンを露出させるためのドライエッチング工程及びストリップ工程を省略して、工程を単純化できる。
【発明を実施するための最良の形態】
【0026】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に知らせるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亙って同一な参照符号は同一な構成要素を示す。
【0027】
以下、添付した図面を参照して本発明の望ましい実施形態について詳細に説明する。
【0028】
本発明の第1実施形態による半導体素子の金属配線形成方法は、図6に示すように、まず、下部配線となる導電体パターン111が埋め込まれている半導体基板110を設け、前記半導体基板110上に第1エッチング阻止膜121及び第1絶縁膜131を形成する。次いで、前記第1絶縁膜131上に第2エッチング阻止膜122及び第2絶縁膜132を連続的に形成する。
【0029】
基板110としては、シリコン基板、SOI(Silicon On Insulator)基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などを例とすることができる。基板110上には多様な種類の能動素子及び受動素子などを含むことができる。前記導電体パターン111は、多様な種類の配線物質、例えば、銅、銅合金、アルミニウム、アルミニウム合金からなりうる。低抵抗の観点で、前記導電体パターン111は銅で形成されることが望ましい。
【0030】
前記第1エッチング阻止膜121は、後続のビアホールの形成のためのエッチング工程時に、下部配線である導電体パターン111がエッチング工程に露出されて電気的特性が損傷することを防止するために形成する。したがって、前記第1エッチング阻止膜121は、その上に形成される第1絶縁膜131に対するエッチング選択比の大きい物質で形成する。また、前記第2エッチング阻止膜122は、後続の上部配線領域の形成のためのエッチング工程時に、下部の第1絶縁膜131がエッチング工程に露出されることを防止するために形成する。したがって、前記第2エッチング阻止膜122は、その上に形成される第2絶縁膜132に対するエッチング選択比の大きい物質で形成する。望ましくは、前記第1及び第2エッチング阻止膜121、122は、誘電率4〜5のSiC、SiN、SiCNで形成する。前記第1及び第2エッチング阻止膜121、122の厚さは、全体絶縁膜の誘電率におよぶ影響を考慮して最小化するが、エッチング阻止膜としての機能を行うのに十分な厚さで形成する。
【0031】
前記第1及び第2絶縁膜131、132は、有機物の低誘電率特性と既存の装備及び工程をそのまま使用でき、熱的安定性に優れた無機物の特性をいずれも持つハイブリッド型低誘電率物質で形成する。下部配線である導電体パターン111と形成しようとするビアホール及び上部配線との間のRC信号遅延を防止し、相互干渉及び電力消費の増加を抑制するために、前記第1及び第2絶縁膜131、132は、誘電率3以下のハイブリッド型物質で形成する。最も望ましくは、低誘電率OSG(low k OrganoSilicateGlass)で絶縁膜131、132を形成する。このような絶縁膜131、132は、PECVD(Plasma Enhanced CVD)、HDP−CVD(High Density Plasma CVD)、APCVD(Atmospheric Pressure CVD)、スピンコーティング方式などを使用して形成できる。
【0032】
次いで、図7に示すように、前記第2絶縁膜132の上部にフォトレジストを塗布し、それをパターニングして前記第2絶縁膜132の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。この時、前記第1フォトレジストの開口パターンの位置は、下部の導電体パターン111層に投影した時、前記導電体パターン111の幅内で定義されることが望ましい。
【0033】
次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記第1及び第2絶縁膜131、132と前記第2エッチング阻止膜122とをエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜121が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール140が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0034】
次いで、図8に示すように、前記ビアホール140が形成されている前記第2絶縁膜132上に、前記第1幅W1と同じか、またはさらに広い第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記第2絶縁膜132をエッチングする。この時、前記エッチングは、前記第2エッチング阻止膜122が露出されるまで実施する。これにより、前記第2絶縁膜132内に前記第2幅W2を持つ配線領域150が形成される。次いで、前記第2フォトレジストパターンPR2を除去する。一方、図面には図示されていないが、前記第2フォトレジストパターンPR2を形成するためのフォトレジスト塗布前に、前記ビアホール140内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第2フォトレジストパターンPR2を形成させることができる。
【0035】
次いで、図9に示すように、化学気相蒸着(CVD:Chemical Vapor Deposition)法またはスパッタリングなどの物理的気相蒸着(PVD:Physical Vapor Deposition)法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように、第1拡散防止膜161を形成する。ここで、前記第1拡散防止膜161は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0036】
次いで、図10に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール140底面の前記第1拡散防止膜161及び第1エッチング阻止膜121を除去して、前記導電体パターン111を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子(Ar+)をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
【0037】
具体的に、プラズマ状態のアルゴン粒子(Ar+)を、前記ビアホール140底面の第1拡散防止膜161に向けて加速させれば、前記第1拡散防止膜161及び前記第1拡散防止膜161の下部の第1エッチング阻止膜121を構成する原子が、前記アルゴン粒子(Ar+)と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール140の底面に位置する前記第1拡散防止膜161及び第1エッチング阻止膜121が除去される。ここで、前記ビアホール140の底面に位置した前記第1拡散防止膜161及び前記第1エッチング阻止膜121を構成する原子は、前記ビアホール140の側壁に沿って蒸着されてスパッタリング副産物170を形成する。一方、アルゴン粒子(Ar+)を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール140の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第1拡散防止膜161上にアルゴン粒子(Ar+)が衝突する。ビアホール側壁は、アルゴン粒子(Ar+)との衝突により放物線を描きつつ広がる第1拡散防止膜161及び前記第1エッチング阻止膜121を構成する原子によりリスパッタリングされる。アルゴン粒子(Ar+)の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール140の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール140の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
【0038】
次いで、図11に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して前記ビアホールの内面を均一な厚さを持つように第2拡散防止膜162を形成する。この時、前記第2拡散防止膜162は、前記第1拡散防止膜161及び前記スパッタリング副産物170を覆うように形成する。
【0039】
ここで、前記第2拡散防止膜162はTa膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0040】
一方、前記第2拡散防止膜162は、後述する導電物質層180との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜162の内側に位置する前記第1拡散防止膜161は、前記導電物質層180が配線領域150及びビアホール140領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0041】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン111を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜162を蒸着することにより、導電体パターン111が露出された状態の渋滞期間を最小化できる。
【0042】
次いで、図12に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜162上に導電物シード層を形成した後、ECP(Electro−Chemical Plating)を実施して、前記ビアホール140及び前記配線領域150を埋め込むのに十分な厚さを持つ導電物質層180を形成する。
【0043】
ここで、前記導電物質層180は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層180は、銅(Cu)を含むことが望ましい。
【0044】
次いで、前記導電物質層180は不均一な厚さに満たされるために、図13に示すように、前記第2絶縁膜132が露出されるように化学的機械研磨(CMP:Chemical Mechanical Polishing)工程を行って、平坦な金属配線を形成する。
【0045】
したがって、本発明の第1実施形態によれば、ビアホール及び配線領域を形成した後、導電体パターンを露出させるためのドライエッチング工程及びストリップ工程を進める従来方式の代わりに、前記ビアホール140及び配線領域150の形成後直ちに第1拡散防止膜161を蒸着させた後、前記導電体パターン111が露出されるようにスパッタリング方式のエッチングを実施した。これにより、従来のドライエッチング工程及びストリップ工程による前記第1及び第2エッチング阻止膜121、122のアンダーカット発生を防止して、導電物質180をビアホール140及び配線領域150に良好に満たせる。
【0046】
また、前記導電体パターン111を露出させた後、別途のストリップ工程を経ずに、直ちに第2拡散防止膜162を蒸着することにより、導電体パターン111が露出された状態の渋滞期間を最小化して、導電体パターン111の汚染及び酸化を防止できる。
【0047】
また、前記ビアホール140及び配線領域150の形成後、前記エッチング阻止膜及び導電体パターン111上の酸化物などを除去するためのドライエッチング工程及びストリップ工程を実施せず、工程を単純化させることができる。
【0048】
次いで、図14ないし図15を参照して、本発明の第2実施形態による半導体素子の金属配線形成方法を説明する。
【0049】
図14ないし図15は、本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【0050】
本発明の第2実施形態による半導体素子の金属配線形成方法は、前述した本発明の第1実施形態で、前記スパッタリング方式のエッチングを通じて前記ビアホール下部の前記第1拡散防止膜及び第1エッチング阻止膜を除去した後、前記第2拡散防止膜を蒸着しないことを除外すれば、本発明の第1実施形態と実質的に同一であるので、前の工程による図面とそれについての説明を省略する。
【0051】
本発明の第2実施形態による半導体素子の金属配線形成方法は、前記スパッタリング方式のエッチング後に、図14に示すように、ビアホールの内面に沿って形成されている第1拡散防止膜261及びスパッタリング副産物270上に導電物シード層を形成し、次いで、ECP(Electro−Chemical Plating)を実施してビアホール及び配線領域を埋め込むのに十分な厚さを持つ導電物質層280を形成する。
【0052】
この時、前段階の工程のスパッタリング方式のエッチングを通じて、前記導電体パターン211を露出させた後、別途のストリップ工程を経ずに、直ちに前記導電物質層280を形成することで、導電体パターン211が露出された状態の渋滞期間を最小化できる。
【0053】
ここで、前記導電物質層280は、多様な導電物質及びそれらの組合わせからなることができ、前記導電物質層280は銅(Cu)を含むことが望ましい。
【0054】
次いで、図15に示すように、前記導電物質層280は、不均一な厚さに満たされるため、第2絶縁膜232が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0055】
したがって、本発明の第2実施形態によれば、前述した本発明の第1実施形態と同じ効果を持つと同時に、本発明の第1実施形態で導電物質層280を形成する前に追加で蒸着させる拡散防止膜を別途に蒸着せずに、工程をさらに単純化させることができる。
【0056】
次いで、図16ないし図23を参照して、本発明の第3実施形態による半導体素子の金属配線形成方法を説明する。
【0057】
図16ないし図23は、本発明の第3実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0058】
本発明の第3実施形態による半導体素子の金属配線形成方法は、図16に示すように、まず、下部配線となる導電体パターン311が埋め込まれている半導体基板310を設け、前記半導体基板310上にエッチング阻止膜320及び絶縁膜330を、前述した第1実施形態で説明した物質及び形成方法を使用して連続的に形成する。
【0059】
次いで、図17に示すように、前記絶縁膜330の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜330の上面を第1幅W1だけ一部露出させる第1フォトレジストパターンPR1を形成する。この時、前記第1フォトレジストの開口パターンの位置は、下部の導電体パターン311層に投影した時、前記導電体パターン311の幅内で定義されることが望ましい。
【0060】
次いで、前記第1フォトレジストパターンPR1をエッチングマスクとして、前記絶縁膜330をエッチングする。この時、前記エッチングは、前記第1エッチング阻止膜320が露出されるまで実施する。これにより、前記第1幅W1を持つビアホール340が形成される。次いで、前記第1フォトレジストパターンPR1を除去する。
【0061】
次いで、図18に示すように、前記ビアホール340が形成されている前記絶縁膜330上に、前記第1幅W1と同じか、またはさらに広い第2幅W2の開口部を持つ第2フォトレジストパターンPR2を形成する。次いで、前記第2フォトレジストパターンPR2をエッチングマスクとして、前記絶縁膜330を、上部から所定厚さD1だけエッチングされるようにパターニングする。この時、エッチング時間を調節する方式で、前記エッチングされる厚さD1を調節できる。これにより、前記絶縁膜330内に前記第2幅W2を持つ配線領域350が形成され、前記配線領域350の下部にD2の厚さを持ち、かつ第1幅W1を持つビアホール340が残る。ここで、前記配線領域350の厚さD1とビアホール340の厚さD2とは、全体絶縁膜の厚さ(D1+D2)でそれぞれ半分程度占めるように形成することが望ましい。
【0062】
次いで、前記第2フォトレジストパターンPR2を除去する。一方、図面には図示されていないが、前記第2フォトレジストパターンPR2を形成するためのフォトレジスト塗布前に、前記ビアホール340内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第2フォトレジストパターンPR2を形成させることができる。
【0063】
次いで、図19に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第1拡散防止膜361を形成する。ここで、前記第1拡散防止膜361は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0064】
次いで、図20に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール340下部の前記第1拡散防止膜361及びエッチング阻止膜320を除去して、前記導電体パターン311を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子(Ar+)をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
【0065】
具体的に、プラズマ状態のアルゴン粒子(Ar+)を、前記ビアホール340底面の第1拡散防止膜361に向けて加速させれば、前記第1拡散防止膜361及び前記第1拡散防止膜361の下部の第1エッチング阻止膜320を構成する原子が、前記アルゴン粒子(Ar+)と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール340の底面に位置する前記第1拡散防止膜361及び第1エッチング阻止膜320が除去される。ここで、前記ビアホール340の底面に位置した前記第1拡散防止膜361及び前記第1エッチング阻止膜320を構成する原子は、前記ビアホール340の側壁に沿って蒸着されてスパッタリング副産物370を形成する。一方、アルゴン粒子(Ar+)を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール340の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第1拡散防止膜361上にアルゴン粒子(Ar+)が衝突する。ビアホール側壁は、アルゴン粒子(Ar+)との衝突により放物線を描きつつ広がる第1拡散防止膜361及び前記第1エッチング阻止膜320を構成する原子によりリスパッタリングされる。アルゴン粒子(Ar+)の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール340の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール340の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
【0066】
次いで、図21に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD(Physical Vapor Deposition)法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第2拡散防止膜362を形成する。この時、前記第2拡散防止膜362は、前記第1拡散防止膜361及び前記スパッタリング副産物370を覆うように形成する。
【0067】
ここで、前記第2拡散防止膜362は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0068】
一方、前記第2拡散防止膜362は、後述する導電物質層380との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜362の内側に位置する前記第1拡散防止膜361は、前記導電物質層380が配線領域350及びビアホール340領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0069】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン311を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜362を蒸着することにより、導電体パターン311が露出された状態の渋滞期間を最小化できる。
【0070】
次いで、図22に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜362上に導電物シード層を形成し、次いで、ECP(Electro−Chemical Plating)を実施して、前記ビアホール340及び前記配線領域350を埋め込むのに十分な厚さを持つ導電物質層380を形成する。
【0071】
ここで、前記導電物質層380は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層380は、銅(Cu)を含むことが望ましい。
【0072】
次いで、前記導電物質層380は不均一な厚さに満たされるために、図23に示すように、前記絶縁膜330が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0073】
一方、本発明の第3実施形態では、前記スパッタリング方式のエッチング以前に第1拡散防止膜361を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第2拡散防止膜362を蒸着する方式を例として説明したが、前記第2拡散防止膜362の蒸着は省略できて、直ちに導電物質層380を形成することもできる。
【0074】
したがって、本発明の第3実施形態によれば、前述した本発明の第1実施形態と同じ効果を持つ。
【0075】
次いで、図24ないし図30を参照して、本発明の第4実施形態による半導体素子の金属配線形成方法を説明する。
【0076】
前述の第1ないし第3実施形態は、デュアルダマシーン工程方法を例として説明したが、本発明の第4実施形態では、シングルダマシーン工程方法を例として説明する。
【0077】
図24ないし図30は、本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【0078】
本発明の第4実施形態による半導体素子の金属配線形成方法は、図24に示すように、まず、導電体パターン411が埋め込まれている半導体基板410を設け、前記半導体基板410上にエッチング阻止膜420及び絶縁膜430を、前述した第1実施形態で説明した物質及び形成方法を使用して連続的に形成する。
【0079】
前記導電体パターン411は、下部配線でもあり、下部配線または導電領域と以後に形成される上部配線とを電気的に連結するためのビアホールまたはコンタクトホールでもある。
【0080】
次いで、図25に示すように、前記絶縁膜430の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜430の上面を一部露出させるフォトレジストパターンPRを形成する。
【0081】
次いで、前記フォトレジストパターンPRをエッチングマスクとして、前記絶縁膜430をエッチングする。この時、前記エッチングは、前記エッチング阻止膜420が露出されるまで実施する。これにより、前記エッチング阻止膜420を露出させる開口部440が形成される。次いで、前記フォトレジストパターンPRを除去する。
【0082】
次いで、図26に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第1拡散防止膜461を形成する。ここで、前記第1拡散防止膜461は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0083】
次いで、図27に示すように、スパッタリング方式のエッチングを通じて前記開口部440の下部の前記第1拡散防止膜461及びエッチング阻止膜420を除去して、前記導電体パターン411を露出させる。前記スパッタリング方式のエッチングは、前述した本発明の第1ないし第3実施形態で説明したように、同じ動作により加速された速度の比較的速い開口部440底面の構成物原子が、選択的に完全に他の位置に押し出されて除去される。
【0084】
次いで、図28に示すように、CVD(Chemical Vapor Deposition)法またはスパッタリングなどのPVD法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第2拡散防止膜462を形成する。この時、前記第2拡散防止膜462は、前記第1拡散防止膜461及び前記スパッタリング副産物470を覆うように形成する。
【0085】
ここで、前記第2拡散防止膜462は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成できる。
【0086】
一方、前記第2拡散防止膜462は、後述する導電物質層480との接触力を増大させるように、前記Ta膜で形成することが望ましい。また、前記第2拡散防止膜462の内側に位置する前記第1拡散防止膜461は、前記導電物質層480が開口部440領域の外部に広がることを防止するように、拡散防止能力のよい前記TaN膜で形成することが望ましい。
【0087】
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン411を露出させた後、別途のストリップ工程を経ずに、直ちに前記第2拡散防止膜462を蒸着することにより、導電体パターン411が露出された状態の渋滞期間を最小化できる。
【0088】
次いで、図29に示すように、ビアホールの内面に沿って形成された前記第2拡散防止膜462上に導電物シード層を形成した後、ECP(Electro−Chemical Plating)を実施して前記開口部440を埋め込むのに十分な厚さを持つ導電物質層480を形成する。
【0089】
ここで、前記導電物質層480は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層480は、銅(Cu)を含むことが望ましい。
【0090】
次いで、前記導電物質層480は不均一な厚さに満たされるために、図30に示すように、前記絶縁膜430が露出されるようにCMP(Chemical Mechanical Polishing)工程を行って平坦な金属配線を形成する。
【0091】
一方、本発明の第4実施形態では、前記スパッタリング方式のエッチング以前に第1拡散防止膜461を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第2拡散防止膜462を蒸着する方式を例として説明したが、前記第2拡散防止膜462の蒸着は省略できて、直ちに導電物質層480を形成することもできる。したがって、本発明の第4実施形態によれば、本発明の第1実施形態と類似した効果を持つ。
【0092】
以上、添付図を参照して本発明の実施例を説明したが、本発明は前記実施例に限定されず、本発明の技術的要旨を外れない範囲内で当業者により多様に変形実施されることができる。
【産業上の利用可能性】
【0093】
本発明は、ダマシーン工程による金属配線形成方法に係り、半導体素子の製造方法に好適に用いられうる。
【図面の簡単な説明】
【0094】
【図1】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図2】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図3】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図4】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図5】従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図6】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図7】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図8】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図9】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図10】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図11】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図12】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図13】本発明の第1実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図14】本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図15】本発明の第2実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図16】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図17】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図18】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図19】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図20】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図21】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図22】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図23】本発明の第3実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
【図24】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図25】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図26】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図27】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図28】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図29】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図30】本発明の第4実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【符号の説明】
【0095】
111 導電体パターン
121、122 第1及び第2エッチング阻止膜
132 第2絶縁膜
140 ビアホール
150 配線領域
161 第1拡散防止膜
162 第2拡散防止膜
180 導電物質層
【特許請求の範囲】
【請求項1】
(a)導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
(b)前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成するステップと、
(c)前記開口部の内面に沿って第1拡散防止膜を形成するステップと、
(d)スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去するステップと、
(e)前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項2】
前記開口部は、ビアホールまたは配線領域である請求項1に記載の半導体素子の金属配線形成方法。
【請求項3】
前記(d)ステップ以後に、前記開口部の内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項2に記載の半導体素子の金属配線形成方法。
【請求項4】
前記第1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項3に記載の半導体素子の金属配線形成方法。
【請求項5】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項4に記載の半導体素子の金属配線形成方法。
【請求項6】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項4または5に記載の半導体素子の金属配線形成方法。
【請求項7】
前記(d)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項1に記載の半導体素子の金属配線形成方法。
【請求項8】
(a)導電性パターンが埋め込まれている基板上に、第1エッチング阻止膜及び第1絶縁膜を順次に形成するステップと、
(b)前記第1絶縁膜上に第2エッチング阻止膜及び第2絶縁膜を順次に形成するステップと、
(c)前記第2絶縁膜、前記第2エッチング阻止膜及び前記第1絶縁膜をパターニングして、前記第1エッチング阻止膜を露出させるビアホールを形成するステップと、
(d)前記第2絶縁膜をパターニングして、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
(e)前記ビアホールの内面に沿って第1拡散防止膜を形成するステップと、
(f)スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第1拡散防止膜及び第1エッチング阻止膜を除去するステップと、
(g)前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項9】
前記(f)ステップ以後に、前記ビアホールの内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項8に記載の半導体素子の金属配線形成方法。
【請求項10】
1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項9に記載の半導体素子の金属配線形成方法。
【請求項11】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項10に記載の半導体素子の金属配線形成方法。
【請求項12】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項10または11に記載の半導体素子の金属配線形成方法。
【請求項13】
前記(f)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項8に記載の半導体素子の金属配線形成方法。
【請求項14】
(a)導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
(b)前記絶縁膜をパターニングして、前記エッチング阻止膜を露出させるビアホールを形成するステップと、
(c)前記ビアホールが形成された前記絶縁膜を、上部から所定厚さだけエッチングされるようにパターニングするが、エッチング時間を調節する方式で前記厚さを調節して、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
(d)前記ビアホールの内面に沿って第1拡散防止膜を形成するステップと、
(e)スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去するステップと、
(f)前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項15】
前記(e)ステップ以後に、前記ビアホールの内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項14に記載の半導体素子の金属配線形成方法。
【請求項16】
1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項15に記載の半導体素子の金属配線形成方法。
【請求項17】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項16に記載の半導体素子の金属配線形成方法。
【請求項18】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項16または17に記載の半導体素子の金属配線形成方法。
【請求項19】
前記(e)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項14に記載の半導体素子の金属配線形成方法。
【請求項1】
(a)導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
(b)前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成するステップと、
(c)前記開口部の内面に沿って第1拡散防止膜を形成するステップと、
(d)スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去するステップと、
(e)前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項2】
前記開口部は、ビアホールまたは配線領域である請求項1に記載の半導体素子の金属配線形成方法。
【請求項3】
前記(d)ステップ以後に、前記開口部の内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項2に記載の半導体素子の金属配線形成方法。
【請求項4】
前記第1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項3に記載の半導体素子の金属配線形成方法。
【請求項5】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項4に記載の半導体素子の金属配線形成方法。
【請求項6】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項4または5に記載の半導体素子の金属配線形成方法。
【請求項7】
前記(d)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項1に記載の半導体素子の金属配線形成方法。
【請求項8】
(a)導電性パターンが埋め込まれている基板上に、第1エッチング阻止膜及び第1絶縁膜を順次に形成するステップと、
(b)前記第1絶縁膜上に第2エッチング阻止膜及び第2絶縁膜を順次に形成するステップと、
(c)前記第2絶縁膜、前記第2エッチング阻止膜及び前記第1絶縁膜をパターニングして、前記第1エッチング阻止膜を露出させるビアホールを形成するステップと、
(d)前記第2絶縁膜をパターニングして、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
(e)前記ビアホールの内面に沿って第1拡散防止膜を形成するステップと、
(f)スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第1拡散防止膜及び第1エッチング阻止膜を除去するステップと、
(g)前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項9】
前記(f)ステップ以後に、前記ビアホールの内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項8に記載の半導体素子の金属配線形成方法。
【請求項10】
1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項9に記載の半導体素子の金属配線形成方法。
【請求項11】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項10に記載の半導体素子の金属配線形成方法。
【請求項12】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項10または11に記載の半導体素子の金属配線形成方法。
【請求項13】
前記(f)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項8に記載の半導体素子の金属配線形成方法。
【請求項14】
(a)導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
(b)前記絶縁膜をパターニングして、前記エッチング阻止膜を露出させるビアホールを形成するステップと、
(c)前記ビアホールが形成された前記絶縁膜を、上部から所定厚さだけエッチングされるようにパターニングするが、エッチング時間を調節する方式で前記厚さを調節して、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
(d)前記ビアホールの内面に沿って第1拡散防止膜を形成するステップと、
(e)スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第1拡散防止膜及び前記エッチング阻止膜を除去するステップと、
(f)前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
【請求項15】
前記(e)ステップ以後に、前記ビアホールの内面に沿って第2拡散防止膜を形成するステップをさらに含む請求項14に記載の半導体素子の金属配線形成方法。
【請求項16】
1及び第2拡散防止膜は、Ta膜、TaN膜、Ti膜、TiN膜、WN膜またはそれらの組合わせ膜で形成する請求項15に記載の半導体素子の金属配線形成方法。
【請求項17】
前記第1拡散防止膜は、TaN膜で形成し、前記第2拡散防止膜は、Ta膜で形成する請求項16に記載の半導体素子の金属配線形成方法。
【請求項18】
前記第1及び第2拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項16または17に記載の半導体素子の金属配線形成方法。
【請求項19】
前記(e)ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第1拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第1拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項14に記載の半導体素子の金属配線形成方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2006−49900(P2006−49900A)
【公開日】平成18年2月16日(2006.2.16)
【国際特許分類】
【出願番号】特願2005−221836(P2005−221836)
【出願日】平成17年7月29日(2005.7.29)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成18年2月16日(2006.2.16)
【国際特許分類】
【出願日】平成17年7月29日(2005.7.29)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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