【課題】 フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 （もっと読む）

【課題】ドレインコンタクトプラグに電気的に接続される金属配線とソースコンタクトプラグ間のブリッジによる短絡が発生することを防止する。
【解決手段】第１層間絶縁膜をパターニングし、ドレインコンタクトプラグを形成する段階と、第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、前記窒化物上に第２層間絶縁膜を形成する段階と、前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、第２エッチング工程によって、前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、前記トレンチが埋め立てられるように金属配線を形成する段階とを含む。 （もっと読む）

【課題】ボイドに起因するコンタクトプラグ同士の短絡を防止し、且つコンタクト抵抗の上昇や接触不良を抑制する。
【解決手段】半導体基板１１に接続されたコンタクトプラグ１３を収容する層間絶縁膜１２上に形成された配線層１５ａ，１５ｂの側壁を覆うサイドウォール絶縁膜１６、配線層及びサイドウォール絶縁膜１６を覆う層間絶縁膜１７上に容量素子３１、層間絶縁膜１７を貫通し、コンタクトプラグ１３と容量素子の電極を接続するコンタクトプラグ２９とを備えた半導体装置１０において、プラグ２９を、少なくとも一部の側壁がサイドウォール絶縁膜１６と自己整合的に形成されたコンタクトホール１９内に、プラグ１３上に順次に堆積された第１と第２の導電膜２０，２２で構成し、第１の導電膜をコンタクトホール１９の側壁と接して形成するとともに、第２の導電膜をコンタクトホール１９の側壁上に形成されたサイドウォール絶縁膜２１の内部に形成する。 （もっと読む）

【課題】 コンタクトホールの開口不良を改善することのできる半導体装置の製造方法およびこの方法によって形成される半導体装置を提供する。
【解決手段】 半導体基板１に形成された拡散層領域９，１０と、半導体基板１の上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、ゲート電極４を被覆するシリコン窒化膜１１と、シリコン窒化膜１１を介しゲート電極４の少なくとも一部を被覆するようにして半導体基板１の上に形成された層間絶縁膜１２と、層間絶縁膜１２の中に形成されて拡散層領域９，１０に接続するコンタクトプラグ１３とを有する。コンタクトプラグ１３は、ゲート電極４の幅方向に所定の間隔をおいて並列したストライプ形状を有しており、このストライプ形状がゲート電極４によって分断されていることを特徴とする。 （もっと読む）

【課題】 半導体装置のシリサイド膜の製造方法が開示される。
【解決手段】 まず、第１シリサイド膜を形成する。そして、前記第１シリサイド膜のうち、不連続部分がある場合、前記不連続部分に金属物質を選択的蒸着して、前記金属物質によって電気的に連結された第２シリサイド膜を形成する。前述した方法は、８０ｎｍ以下のデザインルールを有する半導体ゲート電極上に不連続部分を含まないシリサイド膜を形成することができるのみならず、不連続部分を連結する工程で追加熱処理工程を行わなくても良いので、トランジスタの特性劣化を防止することができる。 （もっと読む）

【課題】 受動素子の基板表面への投影面積の縮小化と受動素子の高機能化たとえば容量素子の大容量化とが両立された素子形成基板およびその製造方法を提供する。
【解決手段】 半導体基板１１に、一方の表面部側から半導体基板１１の厚み方向に延びる２つの凹所を形成し、この凹所に導電体を充填して第１導電体層１５および第２導電体層１７を形成する。次いで、第１導電体層１５と第２導電体層１７との間に残存する半導体基板１１を除去して新たな凹所を形成し、この凹所に誘電体を充填して誘電体層１６を形成することによって、半導体基板１１に形成される凹部１８の内方に、第１導電体層１５、誘電体層１６および第２導電体層１７が半導体基板１１の厚み方向に略垂直な方向に積層されてなる容量素子１４を形成する。これによって、半導体基板１１の一方の表面部に対する投影面積を増加させることなく、容量素子１４の容量を大きくすることが可能である。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 微細且つ電気的特性に優れた半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜１０をマスクとしたストッパー膜９のドライエッチングによって、拡散層領域８に至るコンタクトホール１１を形成する。この際、ストッパー膜９のオーバーエッチングによって、コンタクトホール１１の底面をシリコン基板１の表面よりリセスする。続いて、シリコン基板１の表面を洗浄した後、コンタクトホール１１の内面を覆うようにして層間絶縁膜１０の上にポリシリコン膜１２を形成する。ポリシリコン膜１２の膜厚は、コンタクトホール１１の底面がシリコン基板１の表面に対してリセスした深さより大きく、シリサイド化で消費されるシリコンの厚さより小さくなるようにする。これにより、オーバーエッチングおよびシリサイド化によってシリコン基板１から消失するシリコンの量を低減させることができる。 （もっと読む）

【課題】 低抵抗のゲート電極配線を形成することが可能な半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板上の所定領域にポリシリコン層を形成する工程と、前記ポリシリコン層の上面と、側壁の少なくとも一部が露出するように、第１の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層上に第１の金属膜を形成し、前記ポリシリコン層の少なくとも一部をシリサイド化する工程と、前記第１の絶縁膜を除去した後、前記ポリシリコン層の上面及び前記半導体基板の所定領域が露出するように第２の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層及び前記半導体基板上に、第２の金属膜を形成し、前記ポリシリコン層及び前記半導体基板の少なくとも一部をシリサイド化する工程を備える。 （もっと読む）

【課題】 サイドウォールのエッチングを抑えて、加工マージンを確保する。
【解決手段】 ゲート電極の側壁にサイドウォールを有するトランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する。トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングし、第２のシリコン窒化膜をドライエッチングし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングし、第１のシリコン窒化膜をドライエッチングして、コンタクトホールを形成する。コンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する。 （もっと読む）

【課題】金属薄膜抵抗体を含む集積回路を備えた半導体装置において、レーザ照射による金属薄膜抵抗体の周辺領域へのダメージを低減する。
【解決手段】半導体基板１上に形成された下層側絶縁膜５と、下層側絶縁膜５上に形成された金属配線パターン１１と、下層側絶縁膜５上及び金属配線パターン１１上に形成された、少なくとも最上層にリン又はリン及びボロンが導入されたシリコン酸化膜１５ｂをもつ下地絶縁膜１５と、金属配線パターン１１上の下地絶縁膜１５に形成された接続孔１７を備え、金属薄膜抵抗体２１は下地絶縁膜１５上から接続孔１７内にわたって形成されて接続孔１７内で金属配線パターン１１と電気的に接続されている。 （もっと読む）

【課題】 表面ストラップの高さにばらつきによって生じる、表面ストラップのシリサイド化を防止できる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に形成され、開口部１２を有する絶縁膜１０と、開口部１２内に埋め込まれ、表面ストラップ１３と、表面ストラップ１３上に設けられ、絶縁膜１０よりも小さいエッチングレートでエッチングできるたサリサイドブロック１４と、半導体基板１内に形成され、表面ストラップ１３と電気的に接続するトレンチキャパシタの蓄積電極４と、半導体基板１の表面に形成され、表面ストラップ１３を介して蓄積電極４と電気的に接続するソース／ドレイン領域１６とを備えている。 （もっと読む）

【課題】 ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制する。
【解決手段】 半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成した後、ゲート配線１０４ｂの少なくとも一部分の側面に形成された絶縁性サイドウォール１０５を除去する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの上面、並びにゲート配線１０４ｂの側面における絶縁性サイドウォール１０５が除去された部分にシリサイド層１０８を形成する。 （もっと読む）

【課題】 本発明は、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することを目的としている。
【解決手段】 本発明は、エッチングストッパー膜に用いたシリコン窒化膜を触媒ＣＶＤ（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）法により、基板温度２５０〜４００℃、触媒体温度１６００〜２０００℃で成膜する。これによって、シリコン窒化膜中の水素・塩素などの不純物を低減し、ＨＦ系のウェットエッチレートを熱酸化膜の１／４以下に抑えることにより、ゲート溝上部に露出したエッチングストッパー膜表面のエッチング量を抑えることができる。 （もっと読む）

【課題】本発明は、無線チップのコストを下げることを課題とする。また、無線チップの大量生産を可能として、無線チップのコストを下げることを課題とする。さらに、小型・軽量な無線チップを提供することを課題とする。
【解決手段】本発明は、ガラス基板や石英基板から剥離された薄膜集積回路が第１の基体と第２の基体に設けられた無線チップを提供する。本発明の無線チップは、シリコン基板からなる無線チップと比較して、小型、薄型、軽量を実現する。本発明の無線チップが含む薄膜集積回路は、少なくとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）構造のＮ型の薄膜トランジスタと、シングルドレイン構造のＰ型の薄膜トランジスタと、アンテナとして機能する導電層とを有することを特徴とする。 （もっと読む）

【課題】抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０と、この素子分離領域に囲まれた素子領域ＡＡとを有する半導体基板１１と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層１３と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜２２と、この素子分離絶縁膜上に形成された第２ポリシリコン層２５と、前記第１ポリシリコン層上に形成された第１シリサイド層１３Ｓと、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層２５Ｓとを備える。 （もっと読む）

一実施形態においては、基板表面上に窒化シリコンを含有する層を堆積させるための方法であって、プロセスチャンバ内に基板を配置するステップと、該基板を所定の温度に加熱するステップと、該基板表面をアルキルアミノシラン化合物と少なくとも１つのアンモニアを含まない反応種に曝すステップと、を含む前記方法が提供される。他の実施形態においては、基板上に窒化シリコン層を堆積させるための方法であって、プロセスチャンバ内に基板を配置するステップと、該基板を所定の温度に加熱するステップと、基板表面をビス(tert-ブチルアミノ）シランと試薬、例えば、水素、シラン及び/又はジシランに曝すステップと、を含む前記方法が提供される。 （もっと読む）

プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）

【課題】コンタクトと該コンタクトの上側の配線とのショートマージンを稼いだ半導体装置を得ること。
【解決手段】半導体基板１上に形成される所定形状の第１層配線１０を含む第１の配線層８と、該第１の配線層８上に形成される層間絶縁膜１１と、該層間絶縁膜１１上に形成され、所定形状の第２層配線１５を含む第２の配線層１３と、第１層配線１０と第２層配線１５とを電気的に接続するコンタクト１２と、を備える半導体装置において、コンタクト１２は、所定の深さから上方に行くにしたがって積層方向におけるその断面形状が小さくなるように形成される。 （もっと読む）

【課題】ヒューズの溶断不良が生じにくい半導体装置を提供する。
【解決手段】 この半導体装置は、絶縁膜上に形成されたヒューズ４ｂと、ヒューズ４ｂ上に形成された第１の層間絶縁膜８と、第１の層間絶縁膜８上に形成された第２の層間絶縁膜１０と、を具備する。第１の層間絶縁膜８は、ヒューズ４ｂ上に位置する複数のダミー開口部８ｅを具備し、ダミー開口部８ｅには、第２の層間絶縁膜１０が埋め込まれている。第２の層間絶縁膜１０のうち、ダミー開口部８ｅに埋め込まれた部分は強度が弱い。このため、ヒューズ４ｂを溶断する際に、ヒューズ４ｂ上の層間絶縁膜は破壊されやすい。従って、ヒューズ４ｂの溶断不良は生じにくくなる。 （もっと読む）