【課題】 ドレインコンタクトの形成時にＳＴＩと活性領域との段差に起因したエッチング残りでコンタクト面積の縮小で抵抗が高くなるのを防止する。
【解決手段】 ＮＯＲ型フラッシュメモリにおいて、ゲート電極４の形成後にスペーサとして第１のシリコン窒化膜１５を形成する。この後、ドレインコンタクトの形成領域のＳＴＩ２の高さをエッチングにより低くして活性領域３との段差を小さくする（ΔＨ＜Δｈ）ことで、第２のシリコン窒化膜１６形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜７の端面が保護されているので悪影響を与えることがない。 （もっと読む）

【課題】ＳＰＥ方式及び後続熱処理を用いてコンタクト物質をエピタキシャルシリコンとして形成する場合に発生する後続ＣＭＰ工程でのディッシング現象を最小化させること。
【解決手段】 接合層が形成された半導体基板の上部に層間絶縁膜を形成するステップと、前記層間絶縁膜をエッチングして前記接合層を露出させるコンタクトホールを形成するステップと、前記コンタクトホールの底面の自然酸化膜を除去するための表面洗浄ステップと、固相エピタキシー方式を用いて前記コンタクトホールを埋めるコンタクト層を形成するが、前記接合層とのコンタクト領域ではエピタキシャル層に成長させ、前記コンタクトホールの残りの領域及び前記層間絶縁膜の表面では非晶質層に成長させるステップと、前記コンタクト層の非晶質層を選択的に平坦化させ、セルランディングプラグコンタクトを形成するステップとを含む。 （もっと読む）

【課題】 ヒューズを溶断しやすくした半導体装置を提供する。
【解決手段】 凸部１０ａを有する第１の絶縁膜１０上に形成され、凸部１０ａの側面上に位置するヒューズ１２と、ヒューズ１２上及び第１の絶縁膜１０上に形成された第２の絶縁膜１３と、第２の絶縁膜１３上に形成され、ヒューズ１２の上方に位置する第１のダミーパターン１５ｃとを具備する。さらに、第２の絶縁膜１３及び第１のダミーパターン１５ｃ上に位置する第３の絶縁膜１６を具備してもよい。これにより、ヒューズ１２は抵抗加熱によって溶断しやすくなる。 （もっと読む）

【課題】 チップ面積の増加を抑制しながら、周縁部における剥離を防止して高い耐湿性を確保することができる半導体装置及びその製造方法、並びにその半導体装置を製造する際に用いることができる位相シフトマスクを提供する。
【解決手段】 集積回路部１を取り囲むようにして主壁部２が設けられている。主壁部の各隅部と集積回路部との間に副壁部３が設けられている。副壁部の互いに直交する部位は、夫々主壁部の互いに直交する部位と平行に延びている。副壁部の中では、その屈曲部が主壁部の屈曲部に最も近く位置している。熱処理等により応力が集中したとしても、この応力が主壁部及び副壁部に分散されるため、層間の剥離及びクラックが生じにくくなる。また、例えクラック等が隅部に生じたとしても、主壁部及び副壁部が互いに連結されている場合には、外部からの水分は集積回路部には極めて到達しにくい。このため、極めて高い耐湿性を確保することができる。 （もっと読む）

【課題】 改善された拡散障壁で覆われた相互接続構造体を提供すること。
【解決手段】 ダマシン配線及び該配線を形成する方法である。この方法は、誘電体層の上面にマスク層を形成するステップと、マスク層内に開口部を形成するステップと、誘電体層がマスク層によって保護されていない誘電体層内に、トレンチを形成するステップと、マスク層の下でトレンチの側壁を凹ませるステップと、トレンチ及びマスク層の全ての露出面上に、共形の導電性ライナを形成するステップと、トレンチをコア導電体で充填するステップと、誘電体層の上面の上に延びている導電性ライナの部分を除去し、マスク層を除去するステップと、コア導体の上面に導電性キャップを形成するステップとを含む。この構造体は、導電性ライナ内のコア導体クラッドと、導電性ライナで覆われていないコア導体の上面と接触している導電性キャップ層と、を含む。 （もっと読む）

【課題】コンタクトやビアを形成する際の、露光時の光量不足による開口不良を抑制する。
【解決手段】コンタクトプラグ１７の断面形状を、長手方向に所定の間隔をおいて配置された複数の第一領域３０２と、隣接する第一領域３０２を連結する、第一領域より幅狭の第二領域３０４とを含む形状とする。第一領域３０２は、それぞれ円弧状の形状（領域の外縁の少なくとも一部が円弧をなす形状）を有する。第二領域３０４と第一領域３０２の長手方向長さ比ｂ／ａ＝（ｄ−ｒ）／ｒを、０．５以下とする。 （もっと読む）

【課題】製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成する。
【解決手段】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置であって、Ｎ型ＭＯＳトランジスタのゲート電極１０７ｎは、ゲート絶縁膜１０４に接するタングステン膜１０５ｎを具備し、Ｐ型ＭＯＳトランジスタのゲート電極１０７ｐは、ゲート絶縁膜１０４に接するタングステン膜１０５ｐを具備し、タングステン膜１０５ｎに含有される炭素の濃度が、タングステン膜１０５ｐに含有される炭素の濃度よりも低いことを特徴とする。 （もっと読む）

【課題】ＬＤＤ領域を有する微細ＴＦＴを、工程数の少ないプロセスで作製し、各回路に応じた構造のＴＦＴを作り分けることを課題とする。また、ＬＤＤ領域を有する微細ＴＦＴであってもオン電流を確保することを課題とする。
【解決手段】ゲート電極を２層とし、下層のゲート電極のゲート長を上層のゲート電極のゲート長よりも長くし、ハットシェイプ型のゲート電極を形成する。この際に、レジストの後退幅を利用して上層のゲート電極のみをエッチングし、ハットシェイプ型のゲート電極を形成する。また、配線と半導体膜のコンタクト部をシリサイド化し、コンタクト抵抗を下げる。 （もっと読む）

【課題】 塗布絶縁膜からの脱ガス反応を押さえ、塗布絶縁膜の変形やクラック等を回避して半導体装置としての信頼性向上をはかる。
【解決手段】 ヒューズ素子の側壁部もしくはそれを覆う絶縁談をテーパ形状に加工することにより、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくすることで塗布絶縁膜へ加わる熱ストレスを緩和し、塗布絶縁談からの脱ガス反応を押さえ塗布絶縁談の変形やクラック等を避ける。また、ヒューズ素子の側壁部もしくはそれを覆う絶縁膜にサイドスペーサを形成し、あるいはヒューズ素子の側壁部とさらにそれを覆う絶縁談にもサイドスペーサを形成することにより、一層、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくする。 （もっと読む）

【課題】 自己整合的に形成されるコンタクトとゲート電極の間の耐圧を向上させる。
【解決手段】 シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、ハードマスク１０ａを積層した積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むように積層パターンＢの側面にサイドウォール１３を形成した構造とする。これにより窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間隔が大きくなるため、コンタクト１９とゲート構造Ａの間の耐圧を向上させることができる。 （もっと読む）

【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。 （もっと読む）

【課題】 比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの動作特性を低下させることなく、高耐圧ＭＯＳトランジスタの耐圧特性を改善する。
【解決手段】 低耐圧領域のアクティブ領域と、高耐圧領域のゲート電極２５が形成される領域下のアクティブ領域と、高耐圧領域の拡散領域２３ｎ／２３ｐが形成される一対のアクティブ領域とを区切る素子分離絶縁膜１１を含む半導体基板１０を準備し、ゲート電極２５が形成される領域下のアクティブ領域およびこのアクティブ領域と隣接する素子分離絶縁膜１１上に開口を持つシリコン窒化膜４４を形成し、開口により露出された半導体基板１０および素子分離絶縁膜１１を熱酸化し、シリコン窒化膜４４を除去し、露出された半導体基板１０を熱酸化してゲート絶縁膜１４を形成し、ゲート絶縁膜１４および２４上にゲート電極１５、２５を形成し、半導体基板１０に一対の高濃度拡散領域１３ｎ／１３ｐおよび拡散領域２３ｎ／２３ｐを形成する。 （もっと読む）

【課題】ＦＩＢを行わなくても半導体素子の特性の検査ができるようにする。
【解決手段】 本発明に係る半導体装置は、半導体基板１のアクティブセル１０ａ内に形成された半導体素子と、アクティブセル１０ａの周辺部に位置するダミーエリア１０ｂに形成された、前記半導体素子のダミー素子と、前記半導体素子上及び前記ダミー素子上に形成された絶縁膜２０と、前記半導体素子上に位置する絶縁膜２０に形成され、第１のレイアウトで配置された接続孔２０ａ，２０ｂと、前記ダミー素子上に位置する絶縁膜２０に形成され、第２のレイアウトで配置されたダミー接続孔２０ｄ，２０ｅ，２０ｆと、絶縁膜２０上に形成され、接続孔２０ａ，２０ｂを介して前記半導体素子に接続する配線２２ａ，２２ｂと、絶縁膜２０上に形成され、ダミー接続孔２０ｄ，２０ｅ，２０ｆを介して前記ダミー素子に接続する電極２２ｄ，２２ｅ，２２ｆとを具備する。 （もっと読む）

【課題】キャパシタ下部電極の直下のコンタクトプラグの歩留まりが向上し、それ以外のコンタクトプラグの設計が容易になる半導体装置とその製造方法を提供すること。
【解決手段】第１の絶縁膜８の第１のホール内８ａに形成された第１の導電性プラグ１０ａと、第１の絶縁膜８上に形成された酸化防止絶縁膜１１ａ及び下地絶縁膜１１ｂと、第１の絶縁膜８、酸化防止絶縁膜１１ａ、及び前記下地絶縁膜１１ｂに形成された第２のホール８ｂと、第２のホール８ｂ内に形成された第２の導電性プラグ１２ａと、第２の導電性プラグ１２ａに接続されたキャパシタQ₁と、キャパシタQ₁上に形成された第２の絶縁膜１８と、第１の導電性プラグ１０ａ上に形成された第３のホール１９ａと、第３のホール１９ａ内に形成された第３の導電性プラグ２１ａとを有する半導体装置による。 （もっと読む）

【課題】 近年の、半導体素子の微細化に伴い、ＮＢＴＩ寿命が劣化することを防止することを目的とする。
【解決手段】 少なくともライナー膜または第２の側壁絶縁膜として、Ｓｉ−Ｈ結合が１×１０²¹ｃｍ^-3以下のシリコン窒化膜を用いることでｐ型ＭＯＳＦＥＴのＮＢＴＩ寿命を１×１０⁹秒に改善でき、半導体集積回路装置の寿命を確保できる。 （もっと読む）

【課題】 ＦＩＢを行わなくても半導体素子の特性の検査ができるようにする。
【解決手段】本発明に係る半導体装置の製造方法は、製品用半導体基板に半導体装置を形成する工程と、モニター用半導体基板１１にモニター用半導体装置を形成し、該モニター用半導体装置の電気的特性を検査する工程とを具備する。モニター用半導体装置の電気的特性を検査する工程は、モニター用半導体素子上に、絶縁膜２０を形成する工程と、絶縁膜２０に、半導体装置の接続孔とは異なるレイアウトで配置され、モニター用半導体素子上に位置する第２の接続孔２０ｄ，２０ｅ，２０ｆを形成する工程と、絶縁膜２０上に、第２の接続孔２０ｄ，２０ｅ，２０ｆを介してモニター用半導体素子に接続する電極２２ｄ，２２ｅ，２２ｆを形成する工程と、電極２２ｄ，２２ｅ，２２ｆに検査用の端子を接続して信号を入力する工程とを有する。 （もっと読む）

【課題】 半導体集積回路装置（ＣＭＯＳ等）と微小機械とを半導体基板上にモノリシックに集積化した集積化ＭＥＭＳの製造技術において、半導体集積回路装置の通常の製造技術とは異なる特別な工程を使用することなく集積化ＭＥＭＳを製造できる技術を提供する。
【解決手段】 ＣＭＯＳ集積回路プロセスを使用して、集積回路とともにＭＥＭＳ構造体を形成する。例えば、加速度センサを形成する場合には、可動錘１０９、弾性梁１１０および固定梁１１１よりなる構造体をＣＭＯＳの配線形成技術を使って形成する。その後、ＣＭＯＳプロセスで層間絶縁膜１１２などをエッチングして空洞部１１５を形成する。そして、エッチングに使用した微細孔１１３を絶縁膜で封止する。 （もっと読む）

【課題】電極構造下方のプラグの酸化を抑制する半導体装置を提供する。
【解決手段】半導体基板（Ｓ）と、この半導体基板に形成されたトランジスタの活性領域（１０７）に接続した導電性プラグ（１１８）と、この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜（１１７）と、前記導電性プラグ上に形成された電極構造（２００）と、を備えている。 （もっと読む）

【課題】 エアーギャップ構造を利用したデュアルダマシン構造を有する半導体装置の製造方法を提供する。
【解決手段】 基体上にＳｉ犠牲膜４２０を堆積し、このＳｉ犠牲膜に下層配線用の溝を形成した後、この配線溝に導電性材料を埋め込み下層配線２６０とする。この下層配線と前記Ｓｉ犠牲膜上に多孔質ｌｏｗ−ｋ膜２８０とＳｉ犠牲膜４２４を順次堆積した後、これらの膜を貫通する開口部と、Ｓｉ犠牲膜４２４には上層配線用の溝とを形成し、前記開口部と配線溝に導電性材料を堆積させ上層配線２６２とする。この後Ｓｉ犠牲膜４２０、４２４をエッチングで除去し、エアーギャップ３１１，３１３を形成する。 （もっと読む）

【課題】自己整合コンタクトを有する半導体メモリ装置及びその製造方法を提供する。
【解決手段】ゲート電極（図に平行、図示なし）が形成された半導体基板１上に第１絶縁膜２３を形成した後、半導体基板１の活性領域２１を露出させる第１開口部（図に平行、図示なし）及び第２開口部２５ｂ’をそれぞれ少なくとも一つ以上形成し、各開口部を導電性物質で埋立てて第１パッド層図なし及び第２パッド層２５ｂ’を形成する。第１絶縁膜２３上に第１層間絶縁膜２７を形成した後、第１パッド層の表面を露出させる第３開口部（図示なし）を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン２９を形成してその両側壁のみに絶縁性スペーサ３３を形成する。第２層間絶縁膜３５を形成した後、ビットライン２９と絶縁性スペーサ３３に自己整合させて、第２パッド層２５ｂ’の表面を露出させるまでの第４開口部３７を形成して、これを導電性物質で埋立て、その上にストレージ電極３９を形成する。 （もっと読む）