半導体装置の製造方法及び半導体装置
【課題】 エアーギャップ構造を利用したデュアルダマシン構造を有する半導体装置の製造方法を提供する。
【解決手段】 基体上にＳｉ犠牲膜４２０を堆積し、このＳｉ犠牲膜に下層配線用の溝を形成した後、この配線溝に導電性材料を埋め込み下層配線２６０とする。この下層配線と前記Ｓｉ犠牲膜上に多孔質ｌｏｗ−ｋ膜２８０とＳｉ犠牲膜４２４を順次堆積した後、これらの膜を貫通する開口部と、Ｓｉ犠牲膜４２４には上層配線用の溝とを形成し、前記開口部と配線溝に導電性材料を堆積させ上層配線２６２とする。この後Ｓｉ犠牲膜４２０、４２４をエッチングで除去し、エアーギャップ３１１，３１３を形成する。
【解決手段】 基体上にＳｉ犠牲膜４２０を堆積し、このＳｉ犠牲膜に下層配線用の溝を形成した後、この配線溝に導電性材料を埋め込み下層配線２６０とする。この下層配線と前記Ｓｉ犠牲膜上に多孔質ｌｏｗ−ｋ膜２８０とＳｉ犠牲膜４２４を順次堆積した後、これらの膜を貫通する開口部と、Ｓｉ犠牲膜４２４には上層配線用の溝とを形成し、前記開口部と配線溝に導電性材料を堆積させ上層配線２６２とする。この後Ｓｉ犠牲膜４２０、４２４をエッチングで除去し、エアーギャップ３１１，３１３を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法或いは半導体装置に係り、例えば、積層配線の形成方法においてダマシン法を用いて形成される配線間の絶縁構造に特徴を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ヴィアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。
【０００３】
ここで、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。例えば、ＦＳＧ膜が配線間の絶縁材料として用いられているが、膜質の安定性の観点からその低誘電率化には限界があり、比誘電率ｋの低減化は従来の約４．２から３．３程度までであった。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。これら多孔質の低誘電率材料膜（ｐ−ｌｏｗｋ膜）は塗布法或いは化学気相成長（ＣＶＤ）法により成膜され、膜密度がシリコーンの熱酸化膜と比較して低い。なお、比誘電率ｋが２．０以下の材料では、加工性や機械的強度特性等の点から適用が困難となっている。
【０００４】
そこで、層間絶縁膜の低誘電率化について、上述したｐ−ｌｏｗｋ膜よりもさらに誘電率の低減を図るため、配線間を空洞（Ａｉｒ Ｇａｐ：エアーギャップ）にする技術の開発が試みられている。例えば、炭素（カーボン）層を形成し、かかる炭素層に配線溝を形成し、配線溝にＣｕを堆積させ、全面をシリコン酸化膜でふたをして下層配線を形成した後に炭素層を灰化して空洞にする。そして、空洞を形成した後に、さらに多層配線を形成していくとする技術が開示されている（例えば、特許文献１参照）。
【０００５】
その他、Ａｉｒ Ｇａｐを形成する技術として、ヴィアプラグから離れた絶縁膜の一部にＡｉｒ Ｇａｐを形成する技術（例えば、特許文献２参照）や、配線層一層に対し、かかる配線層の絶縁膜領域の一部にシリコン窒化膜で囲まれたＡｉｒ Ｇａｐを形成する技術（例えば、特許文献３参照）が開示されている。
【０００６】
しかしながら、従来下層配線間に空洞を形成した後さらなる多層配線化を試みた場合、下層配線上に形成した絶縁膜に下層配線に対するヴィアホールを開口した場合に、ヴィアホールの位置が下層配線からずれてしまうと、既に下層配線間に形成されたエアーギャップまでヴィアホールが突き抜け、貫通するという問題が発生する。これでは、異常形状となり、寄生容量低減以前に配線形成が不可能となってしまう。すなわち、上述したような下層配線に空洞を形成した後に、さらに多層配線を形成する手法では、下層配線との合わせズレ（Ｍｉｓｓ ａｌｉｇｎｍｅｎｔ）を許容できず、有効的にＡｉｒ Ｇａｐ構造を利用できない。特に、デュアルダマシン法のように、下層配線上に形成された絶縁膜にヴィアホールとトレンチを精度よく微細加工する場合は、ヴィアホールを加工するだけの場合より加工深さが深くなりさらに難しくなる。
【０００７】
また、配線層一層について考察した場合においても、配線層の絶縁膜領域の一部にシリコン窒化膜で囲まれたＡｉｒ Ｇａｐを形成する技術では、Ａｉｒ Ｇａｐが形成される領域が、配線層の絶縁膜領域の一部であり、さらに、Ａｉｒ Ｇａｐを形成しても誘電率の高いシリコン窒化膜で囲んでしまうため、寄生容量低減を十分に図ることが困難となる。
【特許文献１】特開平９−２３７８３１号公報
【特許文献２】特開２００４−１５３２８０号公報
【特許文献３】特開２００３−６００３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述したような従来の問題点を克服し、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置の製造方法或いは半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置の製造方法は、
基体上に第１の薄膜を形成する第１の薄膜形成工程と、
前記第１の薄膜に第１の開口部を形成する第１の開口部形成工程と、
前記第１の開口部に導電性材料を堆積させる第１の導電性材料堆積工程と、
前記導電性材料が前記第１の開口部に堆積した前記第１の薄膜上に多孔質材料からなる第２の薄膜を形成する第２の薄膜形成工程と、
前記第２の薄膜に前記第２の薄膜を貫通する第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部に導電性材料を堆積させる第２の導電性材料堆積工程と、
前記第２の導電性材料堆積工程の後に前記第２の薄膜における孔を介して前記第１の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする。
【００１０】
また、本発明の他の態様の半導体装置の製造方法は、
基体上に複数の配線が犠牲膜内に埋め込まれてなる第１の配線層を形成し、
前記第１の配線層上に前記配線に接続するヴィアプラグを有する第２の配線層を形成し、
前記第２の配線層を形成した後に前記第１の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする。
【００１１】
また、本発明の一態様の半導体装置は、
隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも１部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、従来のような上層配線形成時の合わせズレによるエアーギャップ（空洞）への突き抜けを防止することができる。言い換えれば、上層配線の導電性材料が下層配線間に形成された空洞にまで入り込むことを防止しながら多層配線を形成することが可能となる。そして、前記空洞を維持することができるので、誘電率の低減を図ることができ、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置を製造することができる。また、空洞側に突き出たつば部を有する補強膜を配線の側面に配置することにより誘電率の上昇を抑えながら配線の機械的強度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
下層配線層にエアーギャップを形成することで寄生容量の低減を行うデュアルダマシン構造の場合、特に、上層の寄生容量を低減するために、上層においてｌｏｗ−ｋ膜材料を用いて下層配線上の絶縁膜を形成し、この絶縁膜にヴィアホール加工を行うことが望まれるが、かかるｌｏｗ−ｋ膜材料への微細で高精度な加工は困難である。従来技術では、エアーギャップ化についても単層配線ごとにエアーギャップ化を行うため、上述したような下層配線との合わせズレ（Ｍｉｓｓ ａｌｉｇｎｍｅｎｔ）を許容できないなどの問題があり、有効的にＡｉｒ Ｇａｐ構造を利用できなかった。以下、実施の形態１では、下層配線パターンの形成にシリコーン（Ｓｉ）を用いてパターン形成を行い、パターン形成後に、酸化処理（Ｓｉ→ＳｉＯ２化）を行うことで側壁を改質（酸化）する。そして、下層配線上の絶縁膜には、ポーラス（空孔）材料を適用することによってデュアルダマシン構造形成（金属配線）後に、その空孔を通して、下層Ｓｉ層を除去する半導体装置の製造方法について説明する。従来の問題点となっていた合わせズレ部分については、接続孔（ヴィアホール）加工時点ではＳｉおよびＳｉの改質層が存在するため、突き抜けることはない。そして、配線構造を形成後にＡｉｒ Ｇａｐを形成するため、デュアルダマシン構造でもＡｉｒ Ｇａｐ構造が適用可能となる。
【００１４】
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０２）と、下層配線層形成工程として、下層配線用の開口部の設けられるシリコーン（Ｓｉ）犠牲膜の薄膜を形成するＳｉ犠牲膜形成工程（Ｓ１０４）、カーボン（Ｃ）膜を形成するＣ膜形成工程（Ｓ１０６）、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を形成するＳＯＧ膜形成工程（Ｓ１０８）、開口部を形成する開口部形成工程（Ｓ１１０）、改質膜を形成する熱処理工程（Ｓ１１２）、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル（ＢＭ）膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程及びアニール工程（Ｓ１１８）と、平坦化工程（Ｓ１２０）、コバルトタングステン（ＣｏＷ）膜を形成するＣｏＷ膜形成工程（Ｓ１２２）と、ヴィアプラグ・上層配線層形成工程として、ヴィアプラグを絶縁する絶縁膜となる多孔質の絶縁性材料からなるｐ−ｌｏｗｋ膜の薄膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１２４）、上層配線用の開口部の設けられるＳｉ犠牲膜の薄膜を形成するＳｉ犠牲膜形成工程（Ｓ１２６）、カーボン（Ｃ）膜を形成するＣ膜形成工程（Ｓ１２８）、ＳＯＧ膜を形成するＳＯＧ膜形成工程（Ｓ１３０）、開口部を形成する開口部形成工程（Ｓ１３２）、改質膜を形成する熱処理工程（Ｓ１３４）、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１３６）、シード膜形成工程（Ｓ１３８）、めっき工程及びアニール工程（Ｓ１４０）と、平坦化工程（Ｓ１４２）、コバルトタングステン（ＣｏＷ）膜を形成するＣｏＷ膜形成工程（Ｓ１４４）と、さらに上層の絶縁膜となる多孔質の絶縁性材料からなるｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１４６）と、Ｓｉ犠牲膜を除去する薄膜除去工程或いは空洞形成工程としてのエッチング工程（Ｓ１４８）と、充填工程（Ｓ１５０）という一連の工程を実施する。
【００１５】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ２膜形成工程（Ｓ１０２）からＳＯＧ膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
【００１６】
図２（ａ）において、ＳｉＯ２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ２膜を堆積し、ＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコーンウェハを用いる。ここでは、デバイス部分の図示を省略している。そして、ＳｉＯ２膜２１０中に、金属配線またはコンタクトプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されているものとしても構わない。或いは、その他の層が形成されていても構わない。
【００１７】
図２（ｂ）において、Ｓｉ犠牲膜形成工程として、下地ＳｉＯ２膜上に、スパッタ法により、例えば、膜厚２５０ｎｍのＳｉ犠牲膜となるＳｉ膜４２０を形成する。ここでは、スパッタ法によって成膜しているが、その他の方法を用いても構わない。Ｓｉ膜４２０は、後述するように最終的には除去され、Ｓｉ膜４２０が形成されていた領域はエアーギャップ（空洞）となる。例えば、スパッタ法によるＳｉ膜４２０の成膜を行なう場合、装置として、並行平板型ＭＥＲＩＥ装置を用い、プロセス条件として、アルゴン（Ａｒ）を０．８４Ｐａ・ｍ３／ｓ（５００ｓｃｃｍ）、チャンバ内圧力を１．３３Ｐａ（１０ｍＴｏｒｒ）、基板温度を２０℃、プラズマ放電電力を２０００Ｗとして、ＳｉターゲットにＡｒイオンをぶつけてＳｉを叩き出し堆積させる。例えば、堆積速度１００ｎｍ／ｍｉｎにて形成する。Ｓｉ膜４２０の膜厚は２５０〜３００ｎｍが望ましい。犠牲膜として、Ｓｉ膜を用いることで、後工程においてＳｉ膜を除去する際、Ｏ２を用いないで除去することができるため、後述するＳｉ−Ｃ結合をもつｐ−ｌｏｗｋ膜にダメージを与えないようにすることができる。
【００１８】
図２（ｃ）において、Ｃ膜形成工程として、Ｓｉ膜４２０上に、塗布法によりＣ膜４３０を形成する。Ｃ膜４３０は、後述するようにＳｉ膜４２０にパターン開口を形成する際のマスクとなる。
【００１９】
図２（ｄ）において、ＳＯＧ膜形成工程として、Ｃ膜４３０上に、ＳＯＧ法によりＳＯＧ膜４４０を例えば４５ｎｍに形成する。ＳＯＧ膜４４０は、後述するように、Ｃ膜４３０と共にＳｉ膜４２０にパターン開口を形成する際のマスクとなる。ＳＯＧ膜４４０の材料としては、シリコーン骨格を有するものが望ましい。例えば、ジメチルシロキサン、ハイドロジェンシルセスキオキサン等が望ましい。また、ＳＯＧ膜４４０の膜厚は、後述するレジスト膜との関係上４５ｎｍ以下が望ましい。
【００２０】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１１０）を示している。それ以降の工程は後述する。
【００２１】
図３（ａ）において、リソグラフィ工程として、ＳＯＧ膜４４０上にレジスト膜４５０を形成した後、下層配線パターンを露光転写する。ここでは、露光転写され、現像された後に形成されたレジストパターンを示している。
【００２２】
図３（ｂ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５０をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４０とその下のＣ膜４３０とをエッチングする。Ｃ膜４３０をエッチングする際、レジスト膜４５０も同時にエッチング除去する。
【００２３】
図３（ｃ）において、Ｓｉ膜エッチング工程として、下層配線パターンが形成されたＣ膜４３０をマスクとして、異方性エッチング法により露出したＳｉ膜４２０をエッチングする。例えば、装置は、誘電結合型ＲＩＥ装置を用い、エッチングガスとして、ホウ化水素（ＨＢｒ）を０．２５Ｐａ・ｍ３／ｓ（１５０ｓｃｃｍ）、塩素（Ｃｌ２）を０．０５Ｐａ・ｍ３／ｓ（３０ｓｃｃｍ）、酸素（Ｏ２）を０．０１７Ｐａ・ｍ３／ｓ（１０ｓｃｃｍ）供給する。チャンバ内圧力を０．５３Ｐａ（４ｍＴｏｒｒ）、基板温度を５０℃、プラズマ放電電力を５００Ｗ、基板バイアス電力量を７０Ｗとして、シリコーンのエッチング速度２００ｎｍ／ｍｉｎ、酸化膜のエッチング速度１０ｎｍ／ｍｉｎにてエッチングする。Ｓｉ膜４２０をエッチングする際に、Ｃ膜４３０上のシリコーン骨格を有するＳＯＧ膜４４０も一緒にエッチングすることができる。ここで、Ｓｉ膜４２０をエッチングすることにより、Ｓｉ膜４２０に下層配線溝となる開口部（第１の開口部）１５０を形成することができる。Ｃ膜４３０上のＳＯＧ膜４４０のエッチングは、別に行なってももちろん構わない。
【００２４】
以上のように、ここでは、Ｃ膜４３０及びＳＯＧ膜４４０を用いて、Ｓｉ膜４２０に開口部１５０を形成する多層マスクプロセスの一例としてのＳＭＡＰ（Ｓｔａｃｋ Ｍａｓｋ Ｐｒｏｃｅｓｓ）法を用いる。レジストを直接マスクとして、被加工膜となるＳｉ膜４２０を加工する場合、微細化に伴い焦点深度が浅くなり、加工に必要なレジストの厚さを厚くする必要が生じることがあるが、ＳＭＡＰ法を用いることにより、レジスト膜４５０の膜厚を薄くすることができる。ただし、ＳＭＡＰ法を用いることがより望ましいが、レジストを直接マスクとして、被加工膜となるＳｉ膜４２０を加工する手法を排除するものではない。また、ＳＯＧ膜４４０を成膜しないで、パターン転写する方法として、露光および現像するレジスト膜４５０そのものに、シリコーンまたはシリコーンを含有する材料を適用しても好適である。
【００２５】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の熱処理工程（Ｓ１１２）からめっき工程及びアニール工程（Ｓ１１８）までを示している。それ以降の工程は後述する。
【００２６】
図４（ａ）において、改質層形成工程の一例である熱処理工程として、マスクとして用いたＣ膜４３０を剥離すると同時に配線パターンが形成されたＳｉ膜４２０表面に酸化膜となるＳｉＯ２膜４２２を形成する。熱処理工程としては、アッシングを行なえばよい。例えば、装置として、並行平板型ＲＩＥ装置を用い、プロセス条件として、酸素（Ｏ２）を０．８４Ｐａ・ｍ３／ｓ（５００ｓｃｃｍ）、チャンバ内圧力を１．３３Ｐａ（１０ｍＴｏｒｒ）、基板温度を２０℃、プラズマ放電電力を２０００Ｗとして、アッシング速度を５００ｎｍ／ｍｉｎとする。
Ｓｉ膜４２０表面およびＳｉ膜４２０に形成された開口部の内壁面を改質してＳｉＯ２膜４２２の薄膜部を形成することにより、後述するように、改質膜であるＳｉＯ２膜４２２が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性（ＥＭ：エレクトロマイグレーション耐性／ＳＭ：ストレスマイグレーション耐性）と機械的強度を向上させることができる。ここで、ＳｉＯ２膜４２２の膜厚は、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち５ｎｍ以下が望ましい。機械的強度、電気的信頼性の観点からは厚い酸化膜のほうが望ましい。しかし、比誘電率ｋが１付近のＡｉｒ Ｇａｐの適用による低誘電率化のためには、比誘電率ｋが４付近の酸化膜が存在することは、デバイス特性上不利となる。そこで、配線の間隔の１０％以下とすることで、デバイス特性の劣化を許容することができる。
【００２７】
図４（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜４２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で、例えば、タンタル（Ｔａ）膜を膜厚１０ｎｍ堆積してバリアメタル膜２４０を形成する。Ｔａ膜により配線材料となるＣｕの密着性向上を図ることができる。また、例えば、窒化タンタル（ＴａＮ）を膜厚５ｎｍ、タンタル（Ｔａ）膜を膜厚５ｎｍ堆積し、バリアメタル膜２４０を形成するように構成しても好適である。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕの拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。ここで、バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることもできる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００２８】
図４（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。例えば、シード膜２５０を膜厚７５ｎｍ堆積させる。
【００２９】
図４（ｄ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。埋め込み漏れを防止するためにも、膜厚は、開口部の深さの２倍以上とすることが望ましい。
【００３０】
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１の平坦化工程（Ｓ１２０）からＣ膜形成工程（Ｓ１２８）までを示している。それ以降の工程は後述する。
【００３１】
図５（ａ）において、平坦化工程として、ＣＭＰ法によってＳｉ膜４２０の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、バリアメタル膜２４０、及び改質膜となるＳｉＯ２膜４２２を研磨除去することにより、図５（ａ）に表したような埋め込み構造を形成する。
【００３２】
図５（ｂ）において、ＣｏＷ膜形成工程として、Ｃｕ膜２６０上に選択的にＣｏＷ膜４６０を形成する。例えば、露出したＣｕ膜２６０表面をＣｕ酸化工程として酸化させた後、Ｃｕ膜２６０表面の酸化層をコバルト（Ｃｏ）と置換することによって、ＣｏＷ膜４６０を選択成長させる。ここでは、例えば、Ｃｕ配線側に３ｎｍ、上層側に７ｎｍで、合計１０ｎｍ程度のＣｏＷ膜４６０を形成する。Ｃｕ膜２６０表面をＣｕの酸化工程を追加して掘り下げないで、ＣＭＰ後の自然酸化膜を置換膜として使用することも好適である。ＣｏＷ膜４６０を露出したＣｕ膜２６０表面上に選択成長させることで、Ｃｕの拡散を防止することができる。ここで、Ｃｕの拡散防止膜としては、低誘電率化の観点からはＣｏＷ膜が望ましいが、シリコン窒化膜（ＳｉＮ）、シリコンカーバイド（ＳｉＣ）等を用いても構わない。ただし、シリコン窒化膜やシリコンカーバイド等の絶縁性材料をＣｕの拡散防止膜に用いた場合、Ｃｕ膜２６０に対するヴィアホールを開口した際に、ヴィアホール底面の拡散防止膜を除去する必要が生じる。
【００３３】
図５（ｃ）において、ｐ−ｌｏｗｋ膜形成工程として、Ｓｉ膜４２０表面上及びＣｏＷ膜４６０でキャップされたＣｕ膜２６０上に、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８０を形成する。ｐ−ｌｏｗｋ膜２８０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８０は、上層配線と下層配線とを接続するヴィアプラグを絶縁する絶縁膜となる。よって、その膜厚は、ヴィアプラグとして求められる膜厚とすればよい。また、ｐ−ｌｏｗｋ膜２８０の材料としては、ここでは、例えば、多孔質の炭素含有シリコーン（ＳｉＯＣ）を用いる。また、その形成方法としては、例えば、Ｓｉ−ＣＨ３結合を有する原料ガスを用いて、減圧ＣＶＤ装置を用いたＣＶＤ法により成膜する。例えば、Ｓｉ−Ｒ（Ｒは有機基）、ＣＯ２等の酸素源を用いて成膜すればよい。酸素（Ｏ）を成分に持つＳｉ−Ｒ原料を用いても良い。成膜温度は、０〜４００℃が望ましい。成膜圧力は、１３．３Ｐａ（０．１Ｔｏｒｒ）〜１．３３×１０３Ｐａ（１０Ｔｏｒｒ）が望ましい。原料ガスや形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【００３４】
また、ｐ−ｌｏｗｋ膜２８０の材料としては、ＣＶＤ法を用いて形成したシリコーン骨格を有するメチルシロキサンであるＳｉＯＣに限らず、例えば、ＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いた多孔質のメチルシロキサン（ＭＳＱ）やハイドロジェンシルセスキオキサン（ＨＳＱ）や有機ポリマー（メチルシロキサン、ジメチルシロキサン）等を用いても好適である。例えば、ＭＳＱの形成方法としては、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ法を用いて、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。そして、このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【００３５】
ここで、後述するように、Ｓｉ膜４２０をエッチングガスによりガス化した後、ｐ−ｌｏｗｋ膜２８０のポーラス（孔）を通じて除去するため、ポア径として、３．１２Å以上に形成することが望ましい。より好ましくは４Å以上に形成することが望ましい。また、ポーラスが外部に通じたオープンポアになるように形成する。
【００３６】
図５（ｄ）において、薄膜形成工程の一例であるＳｉ犠牲膜形成工程として、ｐ−ｌｏｗｋ膜２８０上に、スパッタ法により、例えば、膜厚２５０ｎｍのＳｉ犠牲膜となるＳｉ膜４２４を形成する。ここでは、スパッタ法によって成膜しているが、その他の方法を用いても構わない。Ｓｉ膜４２４も、Ｓｉ膜４２０と同様、後述するように最終的には除去され、Ｓｉ膜４２４が形成されていた領域は上層配線層におけるエアーギャップ（空洞）となる。製法は、Ｓｉ膜４２０と同様で構わないため説明を省略する。
【００３７】
そして、Ｃ膜形成工程として、Ｓｉ膜４２４上に、塗布法によりＣ膜４３２を形成する。Ｃ膜４３２は、後述するようにＳｉ膜４２４にヴィアパターン開口を形成する際のマスクとなる。
【００３８】
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１のＳＯＧ膜形成工程（Ｓ１３０）から開口部形成工程（Ｓ１３２）の途中までを示している。それ以降の工程は後述する。
【００３９】
図６（ａ）において、ＳＯＧ膜形成工程として、Ｃ膜４３２上に、ＳＯＧ法によりＳＯＧ膜４４２を形成する。ＳＯＧ膜４４２は、後述するように、Ｃ膜４３２と共にＳｉ膜４２４にヴィアパターン開口を形成する際のマスクとなる。ＳＯＧ膜４４２の材料としては、ＳＯＧ膜４４０と同様、シリコーン骨格を有するものが望ましい。
【００４０】
図６（ｂ）において、リソグラフィ工程として、ＳＯＧ膜４４２上にレジスト膜４５２を形成した後、ヴィアパターンを露光転写する。ここでは、露光転写され、現像された後に形成された開口部１５２が形成されたレジストパターンを示している。
【００４１】
図６（ｃ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５２をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４２とその下のＣ膜４３２とをエッチングする。Ｃ膜４３２をエッチングする際、レジスト膜４５２も同時にエッチング除去する。
【００４２】
図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１の開口部形成工程（Ｓ１３２）の途中までを示している。それ以降の工程は後述する。
【００４３】
図７（ａ）において、Ｓｉ膜エッチング工程として、ヴィアパターンが形成されたＣ膜４３２をマスクとして、異方性エッチング法により露出したＳｉ膜４２４をエッチングする。Ｓｉ膜４２４をエッチングする際に、Ｃ膜４３２上のＳＯＧ膜４４２も一緒にエッチングすることができる。ここで、Ｓｉ膜４２４をエッチングすることにより、Ｓｉ膜４２４にヴィアホール（孔）となる開口部１５２を形成することができる。そして、Ｓｉ膜４２４の下に露出したｐ−ｌｏｗｋ膜２８０をエッチングした後、Ｃ膜４３２を剥離（除去）する。従来の問題点となっていた合わせズレ部分については、接続孔（ヴィアホール）加工時点ではＳｉ膜４２０が存在するため、突き抜けて貫通することを防止することができる。
【００４４】
ここでも下層配線用溝を形成する場合と同様、Ｃ膜４３２及びＳＯＧ膜４４２を用いて、Ｓｉ膜４２４及びｐ−ｌｏｗｋ膜２８０に開口部（第２の開口部）１５２を形成する多層マスクプロセスの一例としてのＳＭＡＰ法を用いると好適である。その他、下層配線用溝を形成する場合と同様で構わないため説明を省略する。
【００４５】
図７（ｂ）において、Ｃ膜形成工程として、Ｓｉ膜４２４上に、塗布法によりＣ膜４３４を形成する。Ｃ膜４３４は、後述するようにＳｉ膜４２４に上層配線パターン開口を形成する際のマスクとなる。
【００４６】
そして、ＳＯＧ膜形成工程として、Ｃ膜４３４上に、ＳＯＧ法によりＳＯＧ膜４４４を形成する。ＳＯＧ膜４４４は、後述するように、Ｃ膜４３４と共にＳｉ膜４２４に上層配線パターン開口を形成する際のマスクとなる。
【００４７】
そして、リソグラフィ工程として、ＳＯＧ膜４４４上にレジスト膜４５４を形成した後、上層配線パターンを露光転写する。ここでは、露光転写され、現像された後に形成された開口部１５４が形成されたレジストパターンを示している。
【００４８】
図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１の開口部形成工程（Ｓ１３２）から熱処理工程（Ｓ１３４）までを示している。それ以降の工程は後述する。
【００４９】
図８（ａ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５４をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４４とその下のＣ膜４３４とをエッチングする。Ｃ膜４３４をエッチングする際、レジスト膜４５４も同時にエッチング除去する。ここでは、ヴィアホール底にＣ膜４３４が残るようにエッチングする。ヴィアホール底にＣ膜４３４を残すことにより、次の工程となるＳｉ膜エッチング工程の際、露出した下層配線層のＳｉ膜４２０までエッチングされてしまうことを防止することができる。また、上層配線層のＳｉ膜４２４の下面より深くＣ膜４３４をエッチングすることで、次工程となるＳｉ膜エッチング工程の際、Ｓｉ膜４２４の加工への影響を排除することができる。その結果、Ｓｉ膜４２４の加工形状を向上させることができる。
【００５０】
図８（ｂ）において、Ｓｉ膜エッチング工程として、上層配線パターンが形成されたＣ膜４３４をマスクとして、異方性エッチング法により露出したＳｉ膜４２４をエッチングする。Ｓｉ膜４２４をエッチングする際に、Ｃ膜４３４上のＳＯＧ膜４４４も一緒にエッチングすることができる。ここで、Ｓｉ膜４２４をエッチングすることにより、Ｓｉ膜４２４に上層配線用溝となる開口部１５４を形成することができる。
【００５１】
図８（ｃ）において、改質層形成工程の一例である熱処理工程として、マスクとして用いたＣ膜４３４を剥離すると同時に配線パターンが形成されたＳｉ膜４２４表面、開口部１５４の壁面に酸化膜となるＳｉＯ２膜４２６の薄膜部を形成する。そして、同時に露出したＳｉ膜４２０表面にも酸化膜となるＳｉＯ２膜４２３の薄膜部を形成する。熱処理工程としては、ＳｉＯ２膜４２２を形成する場合と同様、アッシングを行なえばよい。
Ｓｉ膜４２４表面及び開口部１５４の壁面を改質してＳｉＯ２膜４２６を形成することにより、後述するように、改質膜であるＳｉＯ２膜４２６が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性（ＥＭ：エレクトロマイグレーション耐性／ＳＭ：ストレスマイグレーション耐性）と機械的強度を向上させることができる。ここでは、ＳｉＯ２膜４２２と同様、ＳｉＯ２膜４２６の膜厚は、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち５ｎｍ以下が望ましい。
【００５２】
さらに、開口部形成により露出した、最終的にヴィアプラグの下部に位置することになるＳｉ膜４２０表面にも、バリアメタル２４０の側面に形成されたＳｉＯ２膜４２２上部から一体に続く、最終的にエアーギャップ側に突き出た形状のつば部となるＳｉＯ２膜４２３を形成することで、バリアメタル２４０の側面に形成されたＳｉＯ２膜４２２をさらに強固なものとすることができる。よって、配線の補強膜として、より機械的強度を向上させることができる。また、最終的に配線間のエアーギャップとなる領域の上部全体にＳｉＯ２膜４２３を形成するのではなく、本実施の形態のように、その一部分をつば状に形成することで、配線の補強をしながらも必要以上の誘電率の上昇を防ぐことができる。
【００５３】
図９は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図９では、図１のバリアメタル膜形成工程（Ｓ１３６）から平坦化工程（Ｓ１４２）までを示している。それ以降の工程は後述する。
【００５４】
図９（ａ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５２、開口部１５４及びＳｉＯ２膜４２６表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。バリアメタル膜２４０を形成する場合と同様、スパッタ法を用いて、例えば、タンタル（Ｔａ）膜を膜厚１０ｎｍ堆積してバリアメタル膜２４２を形成する。その他、バリアメタル膜２４０を形成する場合と同様で構わないため省略する。
【００５５】
そして、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部１５２内壁、開口部１５４内壁及び基体２００表面に堆積（形成）させる。
【００５６】
図９（ｂ）において、めっき工程として、シード膜２５２をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６２を開口部１５２、開口部１５４及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６２を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。
【００５７】
図９（ｃ）において、平坦化工程として、ＣＭＰ法によってＳｉ膜４２４の表面に堆積された導電部としての配線層となるＣｕ膜２６２、シード膜２５２、バリアメタル膜２４２、及びＳｉＯ２膜４２６を研磨除去することにより、図９（ｃ）に表したような埋め込み構造を形成する。
【００５８】
図１０は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図１のＣｏＷ膜形成工程（Ｓ１４４）からエッチング工程（Ｓ１４８）までを示している。
【００５９】
図１０（ａ）において、ＣｏＷ膜形成工程として、Ｃｕ膜２６２上に選択的にＣｏＷ膜４６２を形成する。ＣｏＷ膜４６０と同様、露出したＣｕ膜２６２表面を酸化させた後、Ｃｕ膜２６２表面の酸化層をコバルト（Ｃｏ）と置換することによって、ＣｏＷ膜４６２を選択成長させる。ここでは、ＣｏＷ膜４６０と同様、例えば、Ｃｕ配線側に３ｎｍ、上層側に７ｎｍで、合計１０ｎｍ程度のＣｏＷ膜４６２を形成する。ＣｏＷ膜４６２を露出したＣｕ膜２６２表面上に選択成長させることで、Ｃｕの拡散を防止することができることは上述した通りである。その他、ＣｏＷ膜４６０を形成する場合と同様で構わないため説明を省略する。
【００６０】
図１０（ｂ）において、ｐ−ｌｏｗｋ膜形成工程として、Ｓｉ膜４２４表面上及びＣｏＷ膜４６２でキャップされたＣｕ膜２６２上に、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８２を形成する。ｐ−ｌｏｗｋ膜２８２を形成することで、例えば、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８２は、上層配線のさらに上層のヴィアプラグを絶縁する絶縁膜となる。その他は、ｐ−ｌｏｗｋ膜２８０を形成する場合と同様で構わないため説明を省略する。
【００６１】
図１０（ｃ）において、空洞形成工程の一例となるエッチング工程として、Ｓｉ膜４２０とＳｉ膜４２４とをエッチングして除去し、エアーギャップ３１１とエアーギャップ３１３とを形成する。Ｓｉ膜４２０とＳｉ膜４２４との除去は、ケミカルドライエッチング（ＣＤＥ）法により、ｐ−ｌｏｗｋ膜２８２とｐ−ｌｏｗｋ膜２８０のポア（ポーラス）を通して行うことが可能であり、多層配線形成後に空洞、すなわちＡｉｒ Ｇａｐを形成することができる。一例として、エッチングガスとしてフッ素を含有する気体であるフッ化キセノン（ＸｅＦ２）を使用する。
【００６２】
図１１は、エッチング装置の構成を説明するための概念図である。
チャンバ３００の内部にて、温度が６０℃に制御された基板ホルダ３１０の上に基体１００となる半導体基板を設置する。そして、バルブＶ２が閉じた状態で、バルブＶ１を開けて真空ポンプ３３０によりチャンバ３００内が１．３３×１０−５Ｐａ（１×１０−７Ｔｏｒｒ）の圧力になるように真空引きする。一方、バルブＶ２が閉じた状態で、バルブＶ３を開けて容器に入った常温の固体のＸｅＦ２を昇華させたガスをバッファチャンバ３０２の容積分充満させる。そして、バルブＶ１とバルブＶ３とが閉じた状態で、バルブＶ２を開けてバッファチャンバ３０２内からＸｅＦ２ガスを差圧によりチャンバ３００内に導入させる。そして、ＸｅＦ２ガスをエッチングガスとしてＳｉ膜４２０とＳｉ膜４２４との除去を行なう。
【００６３】
図１２は、エッチング装置のバルブ開閉フローを示す図である。
真空ポンプ３３０によりチャンバ３００内が１．３３×１０−５Ｐａ（１×１０−７Ｔｏｒｒ）の圧力になるように真空引きする間、バルブＶ２が閉じた状態で、バルブＶ１を開ける。一方、容器に入った固体のＸｅＦ２を昇華させたガスをバッファチャンバ３０２の容積分充満させる間、バルブＶ２が閉じた状態で、バルブＶ３を開ける。そして、バルブＶ１とバルブＶ３とを閉じて、バルブＶ２を開け、バッファチャンバ３０２内からＸｅＦ２ガスを差圧によりチャンバ３００内に導入させる。チャンバ３００内の圧力とバッファチャンバ３０２内の圧力とが同等になった状態で１サイクルを終了する。かかるサイクルを基板の大きさ、言い換えれば、エッチングされるＳｉ膜４２０とＳｉ膜４２４との体積に応じて複数回繰り返す。例えば、１Ｌのバッファチャンバ３０２と２０Ｌのチャンバ３００を用いて、直径３００ミリのシリコーンウェハ上の２層を空洞にする場合、上述したフローを１６サイクル行なう。
【００６４】
図１３は、エッチング作用を説明するための図である。
図１３（ａ）では、エッチングガスとしてのＸｅＦ２が、多孔質材料のｐ−ｌｏｗｋ膜の表面に吸着した様子を示している。ＸｅＦ２が表面に吸着するとＸｅ分子とＦ２分子とに分かれる。そして、図１３（ｂ）に示すように、Ｆ２分子中のＦが、エッチングガスとして多孔質材料のｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して下部にある薄膜のＳｉ犠牲膜に向かう。そして、図１３（ｃ）に示すように、エッチングガスは、Ｓｉ犠牲膜表面に到達し、表面から周囲に広がってＳｉ犠牲膜をエッチングする。エッチングされてガス化した分子（ＳｉＦｘ：例えば、ＳｉＦ４）が、またｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して外部に除去される。ガス化した分子（ＳｉＦｘ）が外部に除去されることにより、その空間にエアーギャップを形成することができる。そして、改質膜であるＳｉＯ２膜を残して、図１３（ｄ）に示すように、Ｓｉ犠牲膜全体をエッチングすることによりその空間にエアーギャップを形成することができる。
【００６５】
図１４は、ガス化した分子のサイズを示す概念図である。
エッチングガスによりＳｉ犠牲膜全体をエッチングした際に生じたガス化した分子は、ｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して外部に除去されることから、ガス化した分子サイズより大きいポア径のｐ−ｌｏｗｋ膜を成膜する。例えば、ＸｅＦ２とＳｉが反応することによりＳｉＦ４が形成されることを想定すると、図１４（ａ）に示すように、Ｓｉ−Ｆの分子サイズが１．５６Åとなり、ＳｉＦ４の分子サイズは、収縮によりＳｉ−Ｆの分子サイズの２倍の３．１２Åよりは小さくなる。よって、図１４（ｂ）に示すように、ｐ−ｌｏｗｋ膜のポア径としては、３．１２Å以上のポア径であればよい。また、ｐ−ｌｏｗｋ膜のポア（ポーラス）を行き来するため、外部に開口したオープンポアのｐ−ｌｏｗｋ膜を形成することになる。したがって、ｐ−ｌｏｗｋ膜のポア径として、４Å以上が望ましい。
【００６６】
図１５は、ｐ−ｌｏｗｋ膜のポア径とポア数との関係を示す概念図である。
ｐ−ｌｏｗｋ膜を形成する場合、ポア径を一律に形成することは難しい。そこで、目標となるポア径（ここでは、４Å）のポア数が最大となるような分布にポアを形成することが望ましい。もちろん、機械的強度が許せば、目標サイズをもっと高めに設定しても構わない。ポア径は、例えば、ポア（空孔）を生成するための材料を添加することで制御するか、或いは分子量（分子の大きさ）により制御すればよい。
具体的には、ポア生成用の材料を添加する手法では、例えば、ｍ−ＤＥＯＳ（ｍｅｔｈｙｌ−ｄｉ−ｅｔｈｏｘｙ−ｓｉｌａｎｅ）とＡＴＲＰ（ａｌｐｈａ−ｔｅｒｐｉｎｅｎｅ）と酸素との混合ガスを用いて、ＣＶＤ法によりｐ−ｌｏｗｋ膜を成膜する。ｍ−ＤＥＯＳと酸素によりシリコーン骨格を形成することができる。また、ＡＴＲＰによってポロジェン（ｐｏｒｏｇｅｎ）を生成する。この段階ではまだポアが生成していないが、その後処理として、ＥＢ（電子ビーム）或いはＵＶ（紫外線）キュアによってｐ−ｌｏｗｋ膜内部のＡＴＲＰが消失することでポアを生成させることができる。よって、ポロジェンの種類によりポア径を制御すればよい。また、プロセスガスの混合比率、ＥＢ／ＵＶ処理により空孔率を制御することができる。
或いは、分子量により制御する手法では、分子量（分子の半径）が異なる２種類以上の材料を混合し、塗布法により塗布した後、焼成することによりｐ−ｌｏｗｋ膜を成膜する。よって、塗布材料を選択することによりポア径を制御すればよい。
【００６７】
ここで、結合エネルギーが３．３９ｅＶの（Ｓｉ−Ｓｉ）骨格を主成分とするＳｉ犠牲膜となるＳｉ膜や結合エネルギーが５．７３ｅＶの（Ｓｉ−Ｆ）骨格を主成分とするガス化した分子（ＳｉＦｘ）に対し、ｐ−ｌｏｗｋ膜は、結合エネルギーが８．２９ｅＶの（Ｓｉ−Ｏ）骨格を主成分とするため、エッチングされずに残すことができる。よって、ｐ−ｌｏｗｋ膜のポア（ポーラス）を利用してＳｉ犠牲膜となるＳｉ膜を選択的に除去することができる。
【００６８】
さらに、エッチングガスとしては、放電を伴わないものとして、Ｆ２、放電による乖離を必要とするものとして、ＣＦ４、ＳＦ６、Ｃｌ２、ＨＣｌなどを用いても好適である。また、放電による乖離を必要とする場合は、ダウンフロー処理が望ましい。
【００６９】
図１６は、エッチング装置の構成を説明するための概念図である。
真空ポンプ５３０により１３．３Ｐａ（１００ｍＴｏｒｒ）〜２６．６Ｐａ（２００ｍＴｏｒｒ）のチャンバ内圧力になるように真空引きされたチャンバ５００の内部にて、基板ホルダ５１０の上に基体１００となる半導体基板を設置する。そして、基体１００からは見かけ上見えない位置にある放電管５０２で生成されたプラズマによりエッチングガスである例えばＣＦ４を乖離させ、方向性を持たない活性種のフッ素ラジカル（Ｆ＊）を生成する。かかるＦ＊を用いてＳｉ犠牲膜をエッチングする。上述したような基体１００からは見かけ上見えない位置にある放電管５０２で乖離されたエッチングガスを用いたエッチング処理であるダウンフロー処理を適用することにより、Ｆ＊を用いてＳｉ犠牲膜をエッチングすることができ、方向性を持ったイオンによるｐ−ｌｏｗｋ膜への衝突を抑制することができる。特に、１３．３Ｐａ（１００ｍＴｏｒｒ）〜２６．６Ｐａ（２００ｍＴｏｒｒ）のチャンバ内圧力になるようにすることにより、存在するイオンを中和できる程度の平均自由行程とすることができる。イオンによるｐ−ｌｏｗｋ膜への衝突を抑制することができるので、運動エネルギーをもったイオンによるｐ−ｌｏｗｋ膜のエッチングを抑制することができる。
【００７０】
図１７は、放電による乖離を必要とするエッチングガスの活性種を示す図である。
本実施の形態に好適なエッチングガスのうち、放電による乖離を必要とするエッチングガスとして、ＣＦ４、ＳＦ６、Ｃｌ２、ＨＣｌなどを挙げたが、図１７に示すように、ＣＦ４とＳＦ６は、Ｆ＊を、Ｃｌ２とＨＣｌは、塩素ラジカル（Ｃｌ＊）を用いてＳｉ犠牲膜をエッチングする。
【００７１】
図１８は、従来との比較を示す図である。
図１８（ａ）において、従来技術として、下層配線に空洞を形成した後に、さらに多層配線を形成する手法では、上層用の絶縁膜にヴィアホールを形成する際合わせズレが生じると、既に下層配線層に形成されたエアーギャップまでヴィアホールが突き抜け、貫通してしまう。それに対し、図１８（ｂ）に示すように、本実施の形態による手法では、上層用の絶縁膜にヴィアホールを形成する際、下層配線層にＳｉ犠牲膜が存在するため、ヴィアホールが突き抜けることを防止することができる。そして、上層配線を形成した後に、空洞を形成するため、多層配線層のエアーギャップ構造を形成することができる。
【００７２】
上記方法により、デュアルダマシン配線を形成した後でもｐ−ｌｏｗｋ膜２８２とｐ−ｌｏｗｋ膜２８０を通して、下層配線層のＳｉ膜４２０と上層配線層のＳｉ膜４２４との除去を同時に行なうことができる。以上のように、配線構造を形成後にＡｉｒ Ｇａｐを形成するため、パターン形成において微細加工が困難なデュアルダマシン構造でもＡｉｒ Ｇａｐ構造が適用可能となる。言い換えれば、デュアルダマシンパターン加工において、下層配線との合わせズレを許容することができる。
【００７３】
そして、充填工程（Ｓ１５０）として、空洞となったエアーギャップ３１１とエアーギャップ３１３とに、例えば、アルゴン（Ａｒ）を主として満たすように充填する。Ａｒの他に、窒素（Ｎ２）、酸素（Ｏ２）、或いは大気を用いても好適である。Ａｒ、Ｎ２、Ｏ２、或いは大気を主として満たすようにすることで、エアーギャップ３１１とエアーギャップ３１３とにおいて比誘電率ｋを１．０程度にすることができる。Ａｒを充填した場合には、空洞内のＡｒ濃度は少なくとも空気（大気）中の濃度よりも高くなるようにするとよい。また、空洞を、製造時に空気に接触させることにより、又はパッケ−ジに穴を設けておくことにより、空洞内に空気（特に、乾燥空気）を満たすようにしてもよい。よって、空洞を形成するエッチング工程の後にかかる気体の雰囲気に晒してかかる気体を充填すると好適である。或いは、空洞を形成するエッチング工程において、ＡｒとＮ２とＯ２と大気との少なくとも１つの雰囲気に晒して充填するようにしても好適である。
【００７４】
以上のような構成の半導体装置によれば、配線間には、主として不活性ガス、又は空気が満たされている。このガス又は空気の比誘電率ｋは、１．０程度である。これにより、配線間をシリコーン酸化層などの絶縁層で満たす場合に比べて、極端に誘電率を低下させることができる。従って、素子の集積度の向上とＬＳＩの性能の向上を同時に達成することができる。
【００７５】
実施の形態２．
実施の形態１では、配線の補強膜として、Ｓｉ犠牲膜の改質層であるＳｉＯ２膜４２２、ＳｉＯ２膜４２３、そしてＳｉＯ２膜４２６を用いたが、さらに、ＳｉＣを用いても好適である。
図１９は、実施の形態２における半導体装置の製造工程の一部を表す工程断面図である。
図１９（ａ）において、ＳｉＣ膜形成工程として、図４（ａ）において説明したＳｉ犠牲膜の改質層であるＳｉＯ２膜４２２表面上、及び開口部内壁に、ＣＶＤ法によりＳｉＣ膜４７０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。上述したように、補強膜の膜厚は、配線の間隔の１０％以下が望ましい。よって、ＳｉＯ２膜４２２とＳｉＣ膜４７０との合計膜厚が、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち合計膜厚は５ｎｍ以下が望ましい。
【００７６】
図１９（ｂ）において、エッチバック工程として、ＳｉＯ２膜４２２表面上、及び開口部底面のＳｉＣ膜４７０をエッチバックによりエッチングする。エッチバックによりエッチングすることにより、配線側面にＳｉＣ膜４７０を残すことができる。配線側面のＳｉＣ膜４７０により、さらに、配線の補強を強固なものとすることができる。
【００７７】
同様の手法により、図８（ｃ）において説明した工程の後、上層配線側にもＳｉＣ膜４７２を形成し、図１９（ｃ）に示すような下層配線、ヴィアプラグ、上層配線の側面をＳｉＣ膜により補強した半導体装置を形成することができる。
【００７８】
以上のように、上記各実施の形態によれば、ヴィアホールとなる開口部に導電性材料を堆積させる前記導電性材料堆積工程の後に前記Ｓｉ犠牲膜を除去することにより、エアーギャップ（空洞）を形成する。そのため、前記ヴィアホールを形成する際には、前記Ｓｉ犠牲膜が存在することにより、従来のようなエアーギャップ（空洞）への突き抜けを防止することができる。言い換えれば、前記ヴィアプラグ・上層配線形成工程の後に下層配線層に空洞を形成することにより、ヴィアプラグ材料が下層配線層に形成された空洞まで入り込むことを防止することができる。よって、配線形成を可能とすることができる。そして、前記空洞を維持することができるので、誘電率の低減を図ることができ、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置を製造することができる。
【００７９】
以上の説明において、Ｓｉ犠牲膜の表面に改質膜となる酸化膜を形成しているが、開口部形成時の貫通を防止する点においては、かかる改質膜を形成していなくても構わない。
【００８０】
また、下層配線と上層配線との２つの配線層（第１、第２の配線層）について同時にエアーギャップを形成しているが、２つの層に限るものではなく、さらに、多層化した後に同時にエアーギャップを形成しても構わない。特に、Ｓｉ犠牲膜を用いてエアーギャップを形成する配線層をすべて形成した後に、同時にＳｉ犠牲膜をエッチングしてエアーギャップを形成することで、合わせズレによる突き抜けを防止することができる。
【００８１】
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは炭化窒化膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。
【００８２】
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
【００８３】
なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものでもよい。
【００８４】
上記実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁膜材料、多孔質有機絶縁膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
【００８５】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００８６】
例えば、実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、ヴィアホールは、必ずしも下層配線に対して形成されるものでなくてもよく、下層配線と接続されることのないダミーのヴィアプラグが下層配線層の空洞上に配置された配線構造を形成してもよい。
【００８７】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００８８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００８９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００９０】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図８】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図９】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１０】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１１】エッチング装置の構成を説明するための概念図である。
【図１２】エッチング装置のバルブ開閉フローを示す図である。
【図１３】エッチング作用を説明するための図である。
【図１４】ガス化した分子のサイズを示す概念図である。
【図１５】ｐ−ｌｏｗｋ膜のポア径とポア数との関係を示す概念図である。
【図１６】エッチング装置の構成を説明するための概念図である。
【図１７】放電による乖離を必要とするエッチングガスの活性種を示す図である。
【図１８】従来との比較を示す図である。
【図１９】実施の形態２における半導体装置の製造工程の一部を表す工程断面図である。
【符号の説明】
【００９１】
１００，２００ 基体
１５０，１５２，１５４ 開口部
２１０，４２２，４２３，４２６ ＳｉＯ２膜
２８０，２８２ ｐ−ｌｏｗｋ膜
２４０，２４２ バリアメタル膜
２５０，２５２ シード膜
２６０，２６２ Ｃｕ膜
３１１，３１３ エアーギャップ
４２０，４２４ Ｓｉ膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法或いは半導体装置に係り、例えば、積層配線の形成方法においてダマシン法を用いて形成される配線間の絶縁構造に特徴を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ヴィアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。
【０００３】
ここで、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。例えば、ＦＳＧ膜が配線間の絶縁材料として用いられているが、膜質の安定性の観点からその低誘電率化には限界があり、比誘電率ｋの低減化は従来の約４．２から３．３程度までであった。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。これら多孔質の低誘電率材料膜（ｐ−ｌｏｗｋ膜）は塗布法或いは化学気相成長（ＣＶＤ）法により成膜され、膜密度がシリコーンの熱酸化膜と比較して低い。なお、比誘電率ｋが２．０以下の材料では、加工性や機械的強度特性等の点から適用が困難となっている。
【０００４】
そこで、層間絶縁膜の低誘電率化について、上述したｐ−ｌｏｗｋ膜よりもさらに誘電率の低減を図るため、配線間を空洞（Ａｉｒ Ｇａｐ：エアーギャップ）にする技術の開発が試みられている。例えば、炭素（カーボン）層を形成し、かかる炭素層に配線溝を形成し、配線溝にＣｕを堆積させ、全面をシリコン酸化膜でふたをして下層配線を形成した後に炭素層を灰化して空洞にする。そして、空洞を形成した後に、さらに多層配線を形成していくとする技術が開示されている（例えば、特許文献１参照）。
【０００５】
その他、Ａｉｒ Ｇａｐを形成する技術として、ヴィアプラグから離れた絶縁膜の一部にＡｉｒ Ｇａｐを形成する技術（例えば、特許文献２参照）や、配線層一層に対し、かかる配線層の絶縁膜領域の一部にシリコン窒化膜で囲まれたＡｉｒ Ｇａｐを形成する技術（例えば、特許文献３参照）が開示されている。
【０００６】
しかしながら、従来下層配線間に空洞を形成した後さらなる多層配線化を試みた場合、下層配線上に形成した絶縁膜に下層配線に対するヴィアホールを開口した場合に、ヴィアホールの位置が下層配線からずれてしまうと、既に下層配線間に形成されたエアーギャップまでヴィアホールが突き抜け、貫通するという問題が発生する。これでは、異常形状となり、寄生容量低減以前に配線形成が不可能となってしまう。すなわち、上述したような下層配線に空洞を形成した後に、さらに多層配線を形成する手法では、下層配線との合わせズレ（Ｍｉｓｓ ａｌｉｇｎｍｅｎｔ）を許容できず、有効的にＡｉｒ Ｇａｐ構造を利用できない。特に、デュアルダマシン法のように、下層配線上に形成された絶縁膜にヴィアホールとトレンチを精度よく微細加工する場合は、ヴィアホールを加工するだけの場合より加工深さが深くなりさらに難しくなる。
【０００７】
また、配線層一層について考察した場合においても、配線層の絶縁膜領域の一部にシリコン窒化膜で囲まれたＡｉｒ Ｇａｐを形成する技術では、Ａｉｒ Ｇａｐが形成される領域が、配線層の絶縁膜領域の一部であり、さらに、Ａｉｒ Ｇａｐを形成しても誘電率の高いシリコン窒化膜で囲んでしまうため、寄生容量低減を十分に図ることが困難となる。
【特許文献１】特開平９−２３７８３１号公報
【特許文献２】特開２００４−１５３２８０号公報
【特許文献３】特開２００３−６００３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述したような従来の問題点を克服し、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置の製造方法或いは半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置の製造方法は、
基体上に第１の薄膜を形成する第１の薄膜形成工程と、
前記第１の薄膜に第１の開口部を形成する第１の開口部形成工程と、
前記第１の開口部に導電性材料を堆積させる第１の導電性材料堆積工程と、
前記導電性材料が前記第１の開口部に堆積した前記第１の薄膜上に多孔質材料からなる第２の薄膜を形成する第２の薄膜形成工程と、
前記第２の薄膜に前記第２の薄膜を貫通する第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部に導電性材料を堆積させる第２の導電性材料堆積工程と、
前記第２の導電性材料堆積工程の後に前記第２の薄膜における孔を介して前記第１の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする。
【００１０】
また、本発明の他の態様の半導体装置の製造方法は、
基体上に複数の配線が犠牲膜内に埋め込まれてなる第１の配線層を形成し、
前記第１の配線層上に前記配線に接続するヴィアプラグを有する第２の配線層を形成し、
前記第２の配線層を形成した後に前記第１の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする。
【００１１】
また、本発明の一態様の半導体装置は、
隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも１部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、従来のような上層配線形成時の合わせズレによるエアーギャップ（空洞）への突き抜けを防止することができる。言い換えれば、上層配線の導電性材料が下層配線間に形成された空洞にまで入り込むことを防止しながら多層配線を形成することが可能となる。そして、前記空洞を維持することができるので、誘電率の低減を図ることができ、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置を製造することができる。また、空洞側に突き出たつば部を有する補強膜を配線の側面に配置することにより誘電率の上昇を抑えながら配線の機械的強度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
下層配線層にエアーギャップを形成することで寄生容量の低減を行うデュアルダマシン構造の場合、特に、上層の寄生容量を低減するために、上層においてｌｏｗ−ｋ膜材料を用いて下層配線上の絶縁膜を形成し、この絶縁膜にヴィアホール加工を行うことが望まれるが、かかるｌｏｗ−ｋ膜材料への微細で高精度な加工は困難である。従来技術では、エアーギャップ化についても単層配線ごとにエアーギャップ化を行うため、上述したような下層配線との合わせズレ（Ｍｉｓｓ ａｌｉｇｎｍｅｎｔ）を許容できないなどの問題があり、有効的にＡｉｒ Ｇａｐ構造を利用できなかった。以下、実施の形態１では、下層配線パターンの形成にシリコーン（Ｓｉ）を用いてパターン形成を行い、パターン形成後に、酸化処理（Ｓｉ→ＳｉＯ２化）を行うことで側壁を改質（酸化）する。そして、下層配線上の絶縁膜には、ポーラス（空孔）材料を適用することによってデュアルダマシン構造形成（金属配線）後に、その空孔を通して、下層Ｓｉ層を除去する半導体装置の製造方法について説明する。従来の問題点となっていた合わせズレ部分については、接続孔（ヴィアホール）加工時点ではＳｉおよびＳｉの改質層が存在するため、突き抜けることはない。そして、配線構造を形成後にＡｉｒ Ｇａｐを形成するため、デュアルダマシン構造でもＡｉｒ Ｇａｐ構造が適用可能となる。
【００１４】
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０２）と、下層配線層形成工程として、下層配線用の開口部の設けられるシリコーン（Ｓｉ）犠牲膜の薄膜を形成するＳｉ犠牲膜形成工程（Ｓ１０４）、カーボン（Ｃ）膜を形成するＣ膜形成工程（Ｓ１０６）、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を形成するＳＯＧ膜形成工程（Ｓ１０８）、開口部を形成する開口部形成工程（Ｓ１１０）、改質膜を形成する熱処理工程（Ｓ１１２）、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル（ＢＭ）膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程及びアニール工程（Ｓ１１８）と、平坦化工程（Ｓ１２０）、コバルトタングステン（ＣｏＷ）膜を形成するＣｏＷ膜形成工程（Ｓ１２２）と、ヴィアプラグ・上層配線層形成工程として、ヴィアプラグを絶縁する絶縁膜となる多孔質の絶縁性材料からなるｐ−ｌｏｗｋ膜の薄膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１２４）、上層配線用の開口部の設けられるＳｉ犠牲膜の薄膜を形成するＳｉ犠牲膜形成工程（Ｓ１２６）、カーボン（Ｃ）膜を形成するＣ膜形成工程（Ｓ１２８）、ＳＯＧ膜を形成するＳＯＧ膜形成工程（Ｓ１３０）、開口部を形成する開口部形成工程（Ｓ１３２）、改質膜を形成する熱処理工程（Ｓ１３４）、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１３６）、シード膜形成工程（Ｓ１３８）、めっき工程及びアニール工程（Ｓ１４０）と、平坦化工程（Ｓ１４２）、コバルトタングステン（ＣｏＷ）膜を形成するＣｏＷ膜形成工程（Ｓ１４４）と、さらに上層の絶縁膜となる多孔質の絶縁性材料からなるｐ−ｌｏｗｋ膜を形成するｐ−ｌｏｗｋ膜形成工程（Ｓ１４６）と、Ｓｉ犠牲膜を除去する薄膜除去工程或いは空洞形成工程としてのエッチング工程（Ｓ１４８）と、充填工程（Ｓ１５０）という一連の工程を実施する。
【００１５】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ２膜形成工程（Ｓ１０２）からＳＯＧ膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
【００１６】
図２（ａ）において、ＳｉＯ２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ２膜を堆積し、ＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコーンウェハを用いる。ここでは、デバイス部分の図示を省略している。そして、ＳｉＯ２膜２１０中に、金属配線またはコンタクトプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されているものとしても構わない。或いは、その他の層が形成されていても構わない。
【００１７】
図２（ｂ）において、Ｓｉ犠牲膜形成工程として、下地ＳｉＯ２膜上に、スパッタ法により、例えば、膜厚２５０ｎｍのＳｉ犠牲膜となるＳｉ膜４２０を形成する。ここでは、スパッタ法によって成膜しているが、その他の方法を用いても構わない。Ｓｉ膜４２０は、後述するように最終的には除去され、Ｓｉ膜４２０が形成されていた領域はエアーギャップ（空洞）となる。例えば、スパッタ法によるＳｉ膜４２０の成膜を行なう場合、装置として、並行平板型ＭＥＲＩＥ装置を用い、プロセス条件として、アルゴン（Ａｒ）を０．８４Ｐａ・ｍ３／ｓ（５００ｓｃｃｍ）、チャンバ内圧力を１．３３Ｐａ（１０ｍＴｏｒｒ）、基板温度を２０℃、プラズマ放電電力を２０００Ｗとして、ＳｉターゲットにＡｒイオンをぶつけてＳｉを叩き出し堆積させる。例えば、堆積速度１００ｎｍ／ｍｉｎにて形成する。Ｓｉ膜４２０の膜厚は２５０〜３００ｎｍが望ましい。犠牲膜として、Ｓｉ膜を用いることで、後工程においてＳｉ膜を除去する際、Ｏ２を用いないで除去することができるため、後述するＳｉ−Ｃ結合をもつｐ−ｌｏｗｋ膜にダメージを与えないようにすることができる。
【００１８】
図２（ｃ）において、Ｃ膜形成工程として、Ｓｉ膜４２０上に、塗布法によりＣ膜４３０を形成する。Ｃ膜４３０は、後述するようにＳｉ膜４２０にパターン開口を形成する際のマスクとなる。
【００１９】
図２（ｄ）において、ＳＯＧ膜形成工程として、Ｃ膜４３０上に、ＳＯＧ法によりＳＯＧ膜４４０を例えば４５ｎｍに形成する。ＳＯＧ膜４４０は、後述するように、Ｃ膜４３０と共にＳｉ膜４２０にパターン開口を形成する際のマスクとなる。ＳＯＧ膜４４０の材料としては、シリコーン骨格を有するものが望ましい。例えば、ジメチルシロキサン、ハイドロジェンシルセスキオキサン等が望ましい。また、ＳＯＧ膜４４０の膜厚は、後述するレジスト膜との関係上４５ｎｍ以下が望ましい。
【００２０】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１１０）を示している。それ以降の工程は後述する。
【００２１】
図３（ａ）において、リソグラフィ工程として、ＳＯＧ膜４４０上にレジスト膜４５０を形成した後、下層配線パターンを露光転写する。ここでは、露光転写され、現像された後に形成されたレジストパターンを示している。
【００２２】
図３（ｂ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５０をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４０とその下のＣ膜４３０とをエッチングする。Ｃ膜４３０をエッチングする際、レジスト膜４５０も同時にエッチング除去する。
【００２３】
図３（ｃ）において、Ｓｉ膜エッチング工程として、下層配線パターンが形成されたＣ膜４３０をマスクとして、異方性エッチング法により露出したＳｉ膜４２０をエッチングする。例えば、装置は、誘電結合型ＲＩＥ装置を用い、エッチングガスとして、ホウ化水素（ＨＢｒ）を０．２５Ｐａ・ｍ３／ｓ（１５０ｓｃｃｍ）、塩素（Ｃｌ２）を０．０５Ｐａ・ｍ３／ｓ（３０ｓｃｃｍ）、酸素（Ｏ２）を０．０１７Ｐａ・ｍ３／ｓ（１０ｓｃｃｍ）供給する。チャンバ内圧力を０．５３Ｐａ（４ｍＴｏｒｒ）、基板温度を５０℃、プラズマ放電電力を５００Ｗ、基板バイアス電力量を７０Ｗとして、シリコーンのエッチング速度２００ｎｍ／ｍｉｎ、酸化膜のエッチング速度１０ｎｍ／ｍｉｎにてエッチングする。Ｓｉ膜４２０をエッチングする際に、Ｃ膜４３０上のシリコーン骨格を有するＳＯＧ膜４４０も一緒にエッチングすることができる。ここで、Ｓｉ膜４２０をエッチングすることにより、Ｓｉ膜４２０に下層配線溝となる開口部（第１の開口部）１５０を形成することができる。Ｃ膜４３０上のＳＯＧ膜４４０のエッチングは、別に行なってももちろん構わない。
【００２４】
以上のように、ここでは、Ｃ膜４３０及びＳＯＧ膜４４０を用いて、Ｓｉ膜４２０に開口部１５０を形成する多層マスクプロセスの一例としてのＳＭＡＰ（Ｓｔａｃｋ Ｍａｓｋ Ｐｒｏｃｅｓｓ）法を用いる。レジストを直接マスクとして、被加工膜となるＳｉ膜４２０を加工する場合、微細化に伴い焦点深度が浅くなり、加工に必要なレジストの厚さを厚くする必要が生じることがあるが、ＳＭＡＰ法を用いることにより、レジスト膜４５０の膜厚を薄くすることができる。ただし、ＳＭＡＰ法を用いることがより望ましいが、レジストを直接マスクとして、被加工膜となるＳｉ膜４２０を加工する手法を排除するものではない。また、ＳＯＧ膜４４０を成膜しないで、パターン転写する方法として、露光および現像するレジスト膜４５０そのものに、シリコーンまたはシリコーンを含有する材料を適用しても好適である。
【００２５】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の熱処理工程（Ｓ１１２）からめっき工程及びアニール工程（Ｓ１１８）までを示している。それ以降の工程は後述する。
【００２６】
図４（ａ）において、改質層形成工程の一例である熱処理工程として、マスクとして用いたＣ膜４３０を剥離すると同時に配線パターンが形成されたＳｉ膜４２０表面に酸化膜となるＳｉＯ２膜４２２を形成する。熱処理工程としては、アッシングを行なえばよい。例えば、装置として、並行平板型ＲＩＥ装置を用い、プロセス条件として、酸素（Ｏ２）を０．８４Ｐａ・ｍ３／ｓ（５００ｓｃｃｍ）、チャンバ内圧力を１．３３Ｐａ（１０ｍＴｏｒｒ）、基板温度を２０℃、プラズマ放電電力を２０００Ｗとして、アッシング速度を５００ｎｍ／ｍｉｎとする。
Ｓｉ膜４２０表面およびＳｉ膜４２０に形成された開口部の内壁面を改質してＳｉＯ２膜４２２の薄膜部を形成することにより、後述するように、改質膜であるＳｉＯ２膜４２２が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性（ＥＭ：エレクトロマイグレーション耐性／ＳＭ：ストレスマイグレーション耐性）と機械的強度を向上させることができる。ここで、ＳｉＯ２膜４２２の膜厚は、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち５ｎｍ以下が望ましい。機械的強度、電気的信頼性の観点からは厚い酸化膜のほうが望ましい。しかし、比誘電率ｋが１付近のＡｉｒ Ｇａｐの適用による低誘電率化のためには、比誘電率ｋが４付近の酸化膜が存在することは、デバイス特性上不利となる。そこで、配線の間隔の１０％以下とすることで、デバイス特性の劣化を許容することができる。
【００２７】
図４（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜４２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で、例えば、タンタル（Ｔａ）膜を膜厚１０ｎｍ堆積してバリアメタル膜２４０を形成する。Ｔａ膜により配線材料となるＣｕの密着性向上を図ることができる。また、例えば、窒化タンタル（ＴａＮ）を膜厚５ｎｍ、タンタル（Ｔａ）膜を膜厚５ｎｍ堆積し、バリアメタル膜２４０を形成するように構成しても好適である。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕの拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。ここで、バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることもできる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００２８】
図４（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。例えば、シード膜２５０を膜厚７５ｎｍ堆積させる。
【００２９】
図４（ｄ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。埋め込み漏れを防止するためにも、膜厚は、開口部の深さの２倍以上とすることが望ましい。
【００３０】
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１の平坦化工程（Ｓ１２０）からＣ膜形成工程（Ｓ１２８）までを示している。それ以降の工程は後述する。
【００３１】
図５（ａ）において、平坦化工程として、ＣＭＰ法によってＳｉ膜４２０の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、バリアメタル膜２４０、及び改質膜となるＳｉＯ２膜４２２を研磨除去することにより、図５（ａ）に表したような埋め込み構造を形成する。
【００３２】
図５（ｂ）において、ＣｏＷ膜形成工程として、Ｃｕ膜２６０上に選択的にＣｏＷ膜４６０を形成する。例えば、露出したＣｕ膜２６０表面をＣｕ酸化工程として酸化させた後、Ｃｕ膜２６０表面の酸化層をコバルト（Ｃｏ）と置換することによって、ＣｏＷ膜４６０を選択成長させる。ここでは、例えば、Ｃｕ配線側に３ｎｍ、上層側に７ｎｍで、合計１０ｎｍ程度のＣｏＷ膜４６０を形成する。Ｃｕ膜２６０表面をＣｕの酸化工程を追加して掘り下げないで、ＣＭＰ後の自然酸化膜を置換膜として使用することも好適である。ＣｏＷ膜４６０を露出したＣｕ膜２６０表面上に選択成長させることで、Ｃｕの拡散を防止することができる。ここで、Ｃｕの拡散防止膜としては、低誘電率化の観点からはＣｏＷ膜が望ましいが、シリコン窒化膜（ＳｉＮ）、シリコンカーバイド（ＳｉＣ）等を用いても構わない。ただし、シリコン窒化膜やシリコンカーバイド等の絶縁性材料をＣｕの拡散防止膜に用いた場合、Ｃｕ膜２６０に対するヴィアホールを開口した際に、ヴィアホール底面の拡散防止膜を除去する必要が生じる。
【００３３】
図５（ｃ）において、ｐ−ｌｏｗｋ膜形成工程として、Ｓｉ膜４２０表面上及びＣｏＷ膜４６０でキャップされたＣｕ膜２６０上に、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８０を形成する。ｐ−ｌｏｗｋ膜２８０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８０は、上層配線と下層配線とを接続するヴィアプラグを絶縁する絶縁膜となる。よって、その膜厚は、ヴィアプラグとして求められる膜厚とすればよい。また、ｐ−ｌｏｗｋ膜２８０の材料としては、ここでは、例えば、多孔質の炭素含有シリコーン（ＳｉＯＣ）を用いる。また、その形成方法としては、例えば、Ｓｉ−ＣＨ３結合を有する原料ガスを用いて、減圧ＣＶＤ装置を用いたＣＶＤ法により成膜する。例えば、Ｓｉ−Ｒ（Ｒは有機基）、ＣＯ２等の酸素源を用いて成膜すればよい。酸素（Ｏ）を成分に持つＳｉ−Ｒ原料を用いても良い。成膜温度は、０〜４００℃が望ましい。成膜圧力は、１３．３Ｐａ（０．１Ｔｏｒｒ）〜１．３３×１０３Ｐａ（１０Ｔｏｒｒ）が望ましい。原料ガスや形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【００３４】
また、ｐ−ｌｏｗｋ膜２８０の材料としては、ＣＶＤ法を用いて形成したシリコーン骨格を有するメチルシロキサンであるＳｉＯＣに限らず、例えば、ＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いた多孔質のメチルシロキサン（ＭＳＱ）やハイドロジェンシルセスキオキサン（ＨＳＱ）や有機ポリマー（メチルシロキサン、ジメチルシロキサン）等を用いても好適である。例えば、ＭＳＱの形成方法としては、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ法を用いて、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜する。そして、このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【００３５】
ここで、後述するように、Ｓｉ膜４２０をエッチングガスによりガス化した後、ｐ−ｌｏｗｋ膜２８０のポーラス（孔）を通じて除去するため、ポア径として、３．１２Å以上に形成することが望ましい。より好ましくは４Å以上に形成することが望ましい。また、ポーラスが外部に通じたオープンポアになるように形成する。
【００３６】
図５（ｄ）において、薄膜形成工程の一例であるＳｉ犠牲膜形成工程として、ｐ−ｌｏｗｋ膜２８０上に、スパッタ法により、例えば、膜厚２５０ｎｍのＳｉ犠牲膜となるＳｉ膜４２４を形成する。ここでは、スパッタ法によって成膜しているが、その他の方法を用いても構わない。Ｓｉ膜４２４も、Ｓｉ膜４２０と同様、後述するように最終的には除去され、Ｓｉ膜４２４が形成されていた領域は上層配線層におけるエアーギャップ（空洞）となる。製法は、Ｓｉ膜４２０と同様で構わないため説明を省略する。
【００３７】
そして、Ｃ膜形成工程として、Ｓｉ膜４２４上に、塗布法によりＣ膜４３２を形成する。Ｃ膜４３２は、後述するようにＳｉ膜４２４にヴィアパターン開口を形成する際のマスクとなる。
【００３８】
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１のＳＯＧ膜形成工程（Ｓ１３０）から開口部形成工程（Ｓ１３２）の途中までを示している。それ以降の工程は後述する。
【００３９】
図６（ａ）において、ＳＯＧ膜形成工程として、Ｃ膜４３２上に、ＳＯＧ法によりＳＯＧ膜４４２を形成する。ＳＯＧ膜４４２は、後述するように、Ｃ膜４３２と共にＳｉ膜４２４にヴィアパターン開口を形成する際のマスクとなる。ＳＯＧ膜４４２の材料としては、ＳＯＧ膜４４０と同様、シリコーン骨格を有するものが望ましい。
【００４０】
図６（ｂ）において、リソグラフィ工程として、ＳＯＧ膜４４２上にレジスト膜４５２を形成した後、ヴィアパターンを露光転写する。ここでは、露光転写され、現像された後に形成された開口部１５２が形成されたレジストパターンを示している。
【００４１】
図６（ｃ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５２をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４２とその下のＣ膜４３２とをエッチングする。Ｃ膜４３２をエッチングする際、レジスト膜４５２も同時にエッチング除去する。
【００４２】
図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１の開口部形成工程（Ｓ１３２）の途中までを示している。それ以降の工程は後述する。
【００４３】
図７（ａ）において、Ｓｉ膜エッチング工程として、ヴィアパターンが形成されたＣ膜４３２をマスクとして、異方性エッチング法により露出したＳｉ膜４２４をエッチングする。Ｓｉ膜４２４をエッチングする際に、Ｃ膜４３２上のＳＯＧ膜４４２も一緒にエッチングすることができる。ここで、Ｓｉ膜４２４をエッチングすることにより、Ｓｉ膜４２４にヴィアホール（孔）となる開口部１５２を形成することができる。そして、Ｓｉ膜４２４の下に露出したｐ−ｌｏｗｋ膜２８０をエッチングした後、Ｃ膜４３２を剥離（除去）する。従来の問題点となっていた合わせズレ部分については、接続孔（ヴィアホール）加工時点ではＳｉ膜４２０が存在するため、突き抜けて貫通することを防止することができる。
【００４４】
ここでも下層配線用溝を形成する場合と同様、Ｃ膜４３２及びＳＯＧ膜４４２を用いて、Ｓｉ膜４２４及びｐ−ｌｏｗｋ膜２８０に開口部（第２の開口部）１５２を形成する多層マスクプロセスの一例としてのＳＭＡＰ法を用いると好適である。その他、下層配線用溝を形成する場合と同様で構わないため説明を省略する。
【００４５】
図７（ｂ）において、Ｃ膜形成工程として、Ｓｉ膜４２４上に、塗布法によりＣ膜４３４を形成する。Ｃ膜４３４は、後述するようにＳｉ膜４２４に上層配線パターン開口を形成する際のマスクとなる。
【００４６】
そして、ＳＯＧ膜形成工程として、Ｃ膜４３４上に、ＳＯＧ法によりＳＯＧ膜４４４を形成する。ＳＯＧ膜４４４は、後述するように、Ｃ膜４３４と共にＳｉ膜４２４に上層配線パターン開口を形成する際のマスクとなる。
【００４７】
そして、リソグラフィ工程として、ＳＯＧ膜４４４上にレジスト膜４５４を形成した後、上層配線パターンを露光転写する。ここでは、露光転写され、現像された後に形成された開口部１５４が形成されたレジストパターンを示している。
【００４８】
図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１の開口部形成工程（Ｓ１３２）から熱処理工程（Ｓ１３４）までを示している。それ以降の工程は後述する。
【００４９】
図８（ａ）において、ＳＯＧ膜およびＣ膜エッチング工程として、レジスト膜４５４をマスクとして、異方性エッチング法により露出したＳＯＧ膜４４４とその下のＣ膜４３４とをエッチングする。Ｃ膜４３４をエッチングする際、レジスト膜４５４も同時にエッチング除去する。ここでは、ヴィアホール底にＣ膜４３４が残るようにエッチングする。ヴィアホール底にＣ膜４３４を残すことにより、次の工程となるＳｉ膜エッチング工程の際、露出した下層配線層のＳｉ膜４２０までエッチングされてしまうことを防止することができる。また、上層配線層のＳｉ膜４２４の下面より深くＣ膜４３４をエッチングすることで、次工程となるＳｉ膜エッチング工程の際、Ｓｉ膜４２４の加工への影響を排除することができる。その結果、Ｓｉ膜４２４の加工形状を向上させることができる。
【００５０】
図８（ｂ）において、Ｓｉ膜エッチング工程として、上層配線パターンが形成されたＣ膜４３４をマスクとして、異方性エッチング法により露出したＳｉ膜４２４をエッチングする。Ｓｉ膜４２４をエッチングする際に、Ｃ膜４３４上のＳＯＧ膜４４４も一緒にエッチングすることができる。ここで、Ｓｉ膜４２４をエッチングすることにより、Ｓｉ膜４２４に上層配線用溝となる開口部１５４を形成することができる。
【００５１】
図８（ｃ）において、改質層形成工程の一例である熱処理工程として、マスクとして用いたＣ膜４３４を剥離すると同時に配線パターンが形成されたＳｉ膜４２４表面、開口部１５４の壁面に酸化膜となるＳｉＯ２膜４２６の薄膜部を形成する。そして、同時に露出したＳｉ膜４２０表面にも酸化膜となるＳｉＯ２膜４２３の薄膜部を形成する。熱処理工程としては、ＳｉＯ２膜４２２を形成する場合と同様、アッシングを行なえばよい。
Ｓｉ膜４２４表面及び開口部１５４の壁面を改質してＳｉＯ２膜４２６を形成することにより、後述するように、改質膜であるＳｉＯ２膜４２６が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性（ＥＭ：エレクトロマイグレーション耐性／ＳＭ：ストレスマイグレーション耐性）と機械的強度を向上させることができる。ここでは、ＳｉＯ２膜４２２と同様、ＳｉＯ２膜４２６の膜厚は、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち５ｎｍ以下が望ましい。
【００５２】
さらに、開口部形成により露出した、最終的にヴィアプラグの下部に位置することになるＳｉ膜４２０表面にも、バリアメタル２４０の側面に形成されたＳｉＯ２膜４２２上部から一体に続く、最終的にエアーギャップ側に突き出た形状のつば部となるＳｉＯ２膜４２３を形成することで、バリアメタル２４０の側面に形成されたＳｉＯ２膜４２２をさらに強固なものとすることができる。よって、配線の補強膜として、より機械的強度を向上させることができる。また、最終的に配線間のエアーギャップとなる領域の上部全体にＳｉＯ２膜４２３を形成するのではなく、本実施の形態のように、その一部分をつば状に形成することで、配線の補強をしながらも必要以上の誘電率の上昇を防ぐことができる。
【００５３】
図９は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図９では、図１のバリアメタル膜形成工程（Ｓ１３６）から平坦化工程（Ｓ１４２）までを示している。それ以降の工程は後述する。
【００５４】
図９（ａ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５２、開口部１５４及びＳｉＯ２膜４２６表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。バリアメタル膜２４０を形成する場合と同様、スパッタ法を用いて、例えば、タンタル（Ｔａ）膜を膜厚１０ｎｍ堆積してバリアメタル膜２４２を形成する。その他、バリアメタル膜２４０を形成する場合と同様で構わないため省略する。
【００５５】
そして、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部１５２内壁、開口部１５４内壁及び基体２００表面に堆積（形成）させる。
【００５６】
図９（ｂ）において、めっき工程として、シード膜２５２をカソード極として、電解めっき等の電気化学成長によりＣｕ膜２６２を開口部１５２、開口部１５４及び基体２００表面に堆積させる。例えば、膜厚５００ｎｍのＣｕ膜２６２を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。
【００５７】
図９（ｃ）において、平坦化工程として、ＣＭＰ法によってＳｉ膜４２４の表面に堆積された導電部としての配線層となるＣｕ膜２６２、シード膜２５２、バリアメタル膜２４２、及びＳｉＯ２膜４２６を研磨除去することにより、図９（ｃ）に表したような埋め込み構造を形成する。
【００５８】
図１０は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図１のＣｏＷ膜形成工程（Ｓ１４４）からエッチング工程（Ｓ１４８）までを示している。
【００５９】
図１０（ａ）において、ＣｏＷ膜形成工程として、Ｃｕ膜２６２上に選択的にＣｏＷ膜４６２を形成する。ＣｏＷ膜４６０と同様、露出したＣｕ膜２６２表面を酸化させた後、Ｃｕ膜２６２表面の酸化層をコバルト（Ｃｏ）と置換することによって、ＣｏＷ膜４６２を選択成長させる。ここでは、ＣｏＷ膜４６０と同様、例えば、Ｃｕ配線側に３ｎｍ、上層側に７ｎｍで、合計１０ｎｍ程度のＣｏＷ膜４６２を形成する。ＣｏＷ膜４６２を露出したＣｕ膜２６２表面上に選択成長させることで、Ｃｕの拡散を防止することができることは上述した通りである。その他、ＣｏＷ膜４６０を形成する場合と同様で構わないため説明を省略する。
【００６０】
図１０（ｂ）において、ｐ−ｌｏｗｋ膜形成工程として、Ｓｉ膜４２４表面上及びＣｏＷ膜４６２でキャップされたＣｕ膜２６２上に、多孔質の絶縁性材料を用いたｐ−ｌｏｗｋ膜２８２を形成する。ｐ−ｌｏｗｋ膜２８２を形成することで、例えば、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｐ−ｌｏｗｋ膜２８２は、上層配線のさらに上層のヴィアプラグを絶縁する絶縁膜となる。その他は、ｐ−ｌｏｗｋ膜２８０を形成する場合と同様で構わないため説明を省略する。
【００６１】
図１０（ｃ）において、空洞形成工程の一例となるエッチング工程として、Ｓｉ膜４２０とＳｉ膜４２４とをエッチングして除去し、エアーギャップ３１１とエアーギャップ３１３とを形成する。Ｓｉ膜４２０とＳｉ膜４２４との除去は、ケミカルドライエッチング（ＣＤＥ）法により、ｐ−ｌｏｗｋ膜２８２とｐ−ｌｏｗｋ膜２８０のポア（ポーラス）を通して行うことが可能であり、多層配線形成後に空洞、すなわちＡｉｒ Ｇａｐを形成することができる。一例として、エッチングガスとしてフッ素を含有する気体であるフッ化キセノン（ＸｅＦ２）を使用する。
【００６２】
図１１は、エッチング装置の構成を説明するための概念図である。
チャンバ３００の内部にて、温度が６０℃に制御された基板ホルダ３１０の上に基体１００となる半導体基板を設置する。そして、バルブＶ２が閉じた状態で、バルブＶ１を開けて真空ポンプ３３０によりチャンバ３００内が１．３３×１０−５Ｐａ（１×１０−７Ｔｏｒｒ）の圧力になるように真空引きする。一方、バルブＶ２が閉じた状態で、バルブＶ３を開けて容器に入った常温の固体のＸｅＦ２を昇華させたガスをバッファチャンバ３０２の容積分充満させる。そして、バルブＶ１とバルブＶ３とが閉じた状態で、バルブＶ２を開けてバッファチャンバ３０２内からＸｅＦ２ガスを差圧によりチャンバ３００内に導入させる。そして、ＸｅＦ２ガスをエッチングガスとしてＳｉ膜４２０とＳｉ膜４２４との除去を行なう。
【００６３】
図１２は、エッチング装置のバルブ開閉フローを示す図である。
真空ポンプ３３０によりチャンバ３００内が１．３３×１０−５Ｐａ（１×１０−７Ｔｏｒｒ）の圧力になるように真空引きする間、バルブＶ２が閉じた状態で、バルブＶ１を開ける。一方、容器に入った固体のＸｅＦ２を昇華させたガスをバッファチャンバ３０２の容積分充満させる間、バルブＶ２が閉じた状態で、バルブＶ３を開ける。そして、バルブＶ１とバルブＶ３とを閉じて、バルブＶ２を開け、バッファチャンバ３０２内からＸｅＦ２ガスを差圧によりチャンバ３００内に導入させる。チャンバ３００内の圧力とバッファチャンバ３０２内の圧力とが同等になった状態で１サイクルを終了する。かかるサイクルを基板の大きさ、言い換えれば、エッチングされるＳｉ膜４２０とＳｉ膜４２４との体積に応じて複数回繰り返す。例えば、１Ｌのバッファチャンバ３０２と２０Ｌのチャンバ３００を用いて、直径３００ミリのシリコーンウェハ上の２層を空洞にする場合、上述したフローを１６サイクル行なう。
【００６４】
図１３は、エッチング作用を説明するための図である。
図１３（ａ）では、エッチングガスとしてのＸｅＦ２が、多孔質材料のｐ−ｌｏｗｋ膜の表面に吸着した様子を示している。ＸｅＦ２が表面に吸着するとＸｅ分子とＦ２分子とに分かれる。そして、図１３（ｂ）に示すように、Ｆ２分子中のＦが、エッチングガスとして多孔質材料のｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して下部にある薄膜のＳｉ犠牲膜に向かう。そして、図１３（ｃ）に示すように、エッチングガスは、Ｓｉ犠牲膜表面に到達し、表面から周囲に広がってＳｉ犠牲膜をエッチングする。エッチングされてガス化した分子（ＳｉＦｘ：例えば、ＳｉＦ４）が、またｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して外部に除去される。ガス化した分子（ＳｉＦｘ）が外部に除去されることにより、その空間にエアーギャップを形成することができる。そして、改質膜であるＳｉＯ２膜を残して、図１３（ｄ）に示すように、Ｓｉ犠牲膜全体をエッチングすることによりその空間にエアーギャップを形成することができる。
【００６５】
図１４は、ガス化した分子のサイズを示す概念図である。
エッチングガスによりＳｉ犠牲膜全体をエッチングした際に生じたガス化した分子は、ｐ−ｌｏｗｋ膜のポア（ポーラス）を透過して外部に除去されることから、ガス化した分子サイズより大きいポア径のｐ−ｌｏｗｋ膜を成膜する。例えば、ＸｅＦ２とＳｉが反応することによりＳｉＦ４が形成されることを想定すると、図１４（ａ）に示すように、Ｓｉ−Ｆの分子サイズが１．５６Åとなり、ＳｉＦ４の分子サイズは、収縮によりＳｉ−Ｆの分子サイズの２倍の３．１２Åよりは小さくなる。よって、図１４（ｂ）に示すように、ｐ−ｌｏｗｋ膜のポア径としては、３．１２Å以上のポア径であればよい。また、ｐ−ｌｏｗｋ膜のポア（ポーラス）を行き来するため、外部に開口したオープンポアのｐ−ｌｏｗｋ膜を形成することになる。したがって、ｐ−ｌｏｗｋ膜のポア径として、４Å以上が望ましい。
【００６６】
図１５は、ｐ−ｌｏｗｋ膜のポア径とポア数との関係を示す概念図である。
ｐ−ｌｏｗｋ膜を形成する場合、ポア径を一律に形成することは難しい。そこで、目標となるポア径（ここでは、４Å）のポア数が最大となるような分布にポアを形成することが望ましい。もちろん、機械的強度が許せば、目標サイズをもっと高めに設定しても構わない。ポア径は、例えば、ポア（空孔）を生成するための材料を添加することで制御するか、或いは分子量（分子の大きさ）により制御すればよい。
具体的には、ポア生成用の材料を添加する手法では、例えば、ｍ−ＤＥＯＳ（ｍｅｔｈｙｌ−ｄｉ−ｅｔｈｏｘｙ−ｓｉｌａｎｅ）とＡＴＲＰ（ａｌｐｈａ−ｔｅｒｐｉｎｅｎｅ）と酸素との混合ガスを用いて、ＣＶＤ法によりｐ−ｌｏｗｋ膜を成膜する。ｍ−ＤＥＯＳと酸素によりシリコーン骨格を形成することができる。また、ＡＴＲＰによってポロジェン（ｐｏｒｏｇｅｎ）を生成する。この段階ではまだポアが生成していないが、その後処理として、ＥＢ（電子ビーム）或いはＵＶ（紫外線）キュアによってｐ−ｌｏｗｋ膜内部のＡＴＲＰが消失することでポアを生成させることができる。よって、ポロジェンの種類によりポア径を制御すればよい。また、プロセスガスの混合比率、ＥＢ／ＵＶ処理により空孔率を制御することができる。
或いは、分子量により制御する手法では、分子量（分子の半径）が異なる２種類以上の材料を混合し、塗布法により塗布した後、焼成することによりｐ−ｌｏｗｋ膜を成膜する。よって、塗布材料を選択することによりポア径を制御すればよい。
【００６７】
ここで、結合エネルギーが３．３９ｅＶの（Ｓｉ−Ｓｉ）骨格を主成分とするＳｉ犠牲膜となるＳｉ膜や結合エネルギーが５．７３ｅＶの（Ｓｉ−Ｆ）骨格を主成分とするガス化した分子（ＳｉＦｘ）に対し、ｐ−ｌｏｗｋ膜は、結合エネルギーが８．２９ｅＶの（Ｓｉ−Ｏ）骨格を主成分とするため、エッチングされずに残すことができる。よって、ｐ−ｌｏｗｋ膜のポア（ポーラス）を利用してＳｉ犠牲膜となるＳｉ膜を選択的に除去することができる。
【００６８】
さらに、エッチングガスとしては、放電を伴わないものとして、Ｆ２、放電による乖離を必要とするものとして、ＣＦ４、ＳＦ６、Ｃｌ２、ＨＣｌなどを用いても好適である。また、放電による乖離を必要とする場合は、ダウンフロー処理が望ましい。
【００６９】
図１６は、エッチング装置の構成を説明するための概念図である。
真空ポンプ５３０により１３．３Ｐａ（１００ｍＴｏｒｒ）〜２６．６Ｐａ（２００ｍＴｏｒｒ）のチャンバ内圧力になるように真空引きされたチャンバ５００の内部にて、基板ホルダ５１０の上に基体１００となる半導体基板を設置する。そして、基体１００からは見かけ上見えない位置にある放電管５０２で生成されたプラズマによりエッチングガスである例えばＣＦ４を乖離させ、方向性を持たない活性種のフッ素ラジカル（Ｆ＊）を生成する。かかるＦ＊を用いてＳｉ犠牲膜をエッチングする。上述したような基体１００からは見かけ上見えない位置にある放電管５０２で乖離されたエッチングガスを用いたエッチング処理であるダウンフロー処理を適用することにより、Ｆ＊を用いてＳｉ犠牲膜をエッチングすることができ、方向性を持ったイオンによるｐ−ｌｏｗｋ膜への衝突を抑制することができる。特に、１３．３Ｐａ（１００ｍＴｏｒｒ）〜２６．６Ｐａ（２００ｍＴｏｒｒ）のチャンバ内圧力になるようにすることにより、存在するイオンを中和できる程度の平均自由行程とすることができる。イオンによるｐ−ｌｏｗｋ膜への衝突を抑制することができるので、運動エネルギーをもったイオンによるｐ−ｌｏｗｋ膜のエッチングを抑制することができる。
【００７０】
図１７は、放電による乖離を必要とするエッチングガスの活性種を示す図である。
本実施の形態に好適なエッチングガスのうち、放電による乖離を必要とするエッチングガスとして、ＣＦ４、ＳＦ６、Ｃｌ２、ＨＣｌなどを挙げたが、図１７に示すように、ＣＦ４とＳＦ６は、Ｆ＊を、Ｃｌ２とＨＣｌは、塩素ラジカル（Ｃｌ＊）を用いてＳｉ犠牲膜をエッチングする。
【００７１】
図１８は、従来との比較を示す図である。
図１８（ａ）において、従来技術として、下層配線に空洞を形成した後に、さらに多層配線を形成する手法では、上層用の絶縁膜にヴィアホールを形成する際合わせズレが生じると、既に下層配線層に形成されたエアーギャップまでヴィアホールが突き抜け、貫通してしまう。それに対し、図１８（ｂ）に示すように、本実施の形態による手法では、上層用の絶縁膜にヴィアホールを形成する際、下層配線層にＳｉ犠牲膜が存在するため、ヴィアホールが突き抜けることを防止することができる。そして、上層配線を形成した後に、空洞を形成するため、多層配線層のエアーギャップ構造を形成することができる。
【００７２】
上記方法により、デュアルダマシン配線を形成した後でもｐ−ｌｏｗｋ膜２８２とｐ−ｌｏｗｋ膜２８０を通して、下層配線層のＳｉ膜４２０と上層配線層のＳｉ膜４２４との除去を同時に行なうことができる。以上のように、配線構造を形成後にＡｉｒ Ｇａｐを形成するため、パターン形成において微細加工が困難なデュアルダマシン構造でもＡｉｒ Ｇａｐ構造が適用可能となる。言い換えれば、デュアルダマシンパターン加工において、下層配線との合わせズレを許容することができる。
【００７３】
そして、充填工程（Ｓ１５０）として、空洞となったエアーギャップ３１１とエアーギャップ３１３とに、例えば、アルゴン（Ａｒ）を主として満たすように充填する。Ａｒの他に、窒素（Ｎ２）、酸素（Ｏ２）、或いは大気を用いても好適である。Ａｒ、Ｎ２、Ｏ２、或いは大気を主として満たすようにすることで、エアーギャップ３１１とエアーギャップ３１３とにおいて比誘電率ｋを１．０程度にすることができる。Ａｒを充填した場合には、空洞内のＡｒ濃度は少なくとも空気（大気）中の濃度よりも高くなるようにするとよい。また、空洞を、製造時に空気に接触させることにより、又はパッケ−ジに穴を設けておくことにより、空洞内に空気（特に、乾燥空気）を満たすようにしてもよい。よって、空洞を形成するエッチング工程の後にかかる気体の雰囲気に晒してかかる気体を充填すると好適である。或いは、空洞を形成するエッチング工程において、ＡｒとＮ２とＯ２と大気との少なくとも１つの雰囲気に晒して充填するようにしても好適である。
【００７４】
以上のような構成の半導体装置によれば、配線間には、主として不活性ガス、又は空気が満たされている。このガス又は空気の比誘電率ｋは、１．０程度である。これにより、配線間をシリコーン酸化層などの絶縁層で満たす場合に比べて、極端に誘電率を低下させることができる。従って、素子の集積度の向上とＬＳＩの性能の向上を同時に達成することができる。
【００７５】
実施の形態２．
実施の形態１では、配線の補強膜として、Ｓｉ犠牲膜の改質層であるＳｉＯ２膜４２２、ＳｉＯ２膜４２３、そしてＳｉＯ２膜４２６を用いたが、さらに、ＳｉＣを用いても好適である。
図１９は、実施の形態２における半導体装置の製造工程の一部を表す工程断面図である。
図１９（ａ）において、ＳｉＣ膜形成工程として、図４（ａ）において説明したＳｉ犠牲膜の改質層であるＳｉＯ２膜４２２表面上、及び開口部内壁に、ＣＶＤ法によりＳｉＣ膜４７０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。上述したように、補強膜の膜厚は、配線の間隔の１０％以下が望ましい。よって、ＳｉＯ２膜４２２とＳｉＣ膜４７０との合計膜厚が、配線の間隔の１０％以下が望ましい。例えば、配線のピッチを１００ｎｍ（配線の間隔を５０ｎｍ）とすると、その内の１０％以下、すなわち合計膜厚は５ｎｍ以下が望ましい。
【００７６】
図１９（ｂ）において、エッチバック工程として、ＳｉＯ２膜４２２表面上、及び開口部底面のＳｉＣ膜４７０をエッチバックによりエッチングする。エッチバックによりエッチングすることにより、配線側面にＳｉＣ膜４７０を残すことができる。配線側面のＳｉＣ膜４７０により、さらに、配線の補強を強固なものとすることができる。
【００７７】
同様の手法により、図８（ｃ）において説明した工程の後、上層配線側にもＳｉＣ膜４７２を形成し、図１９（ｃ）に示すような下層配線、ヴィアプラグ、上層配線の側面をＳｉＣ膜により補強した半導体装置を形成することができる。
【００７８】
以上のように、上記各実施の形態によれば、ヴィアホールとなる開口部に導電性材料を堆積させる前記導電性材料堆積工程の後に前記Ｓｉ犠牲膜を除去することにより、エアーギャップ（空洞）を形成する。そのため、前記ヴィアホールを形成する際には、前記Ｓｉ犠牲膜が存在することにより、従来のようなエアーギャップ（空洞）への突き抜けを防止することができる。言い換えれば、前記ヴィアプラグ・上層配線形成工程の後に下層配線層に空洞を形成することにより、ヴィアプラグ材料が下層配線層に形成された空洞まで入り込むことを防止することができる。よって、配線形成を可能とすることができる。そして、前記空洞を維持することができるので、誘電率の低減を図ることができ、有効的にＡｉｒ Ｇａｐ構造を利用した半導体装置を製造することができる。
【００７９】
以上の説明において、Ｓｉ犠牲膜の表面に改質膜となる酸化膜を形成しているが、開口部形成時の貫通を防止する点においては、かかる改質膜を形成していなくても構わない。
【００８０】
また、下層配線と上層配線との２つの配線層（第１、第２の配線層）について同時にエアーギャップを形成しているが、２つの層に限るものではなく、さらに、多層化した後に同時にエアーギャップを形成しても構わない。特に、Ｓｉ犠牲膜を用いてエアーギャップを形成する配線層をすべて形成した後に、同時にＳｉ犠牲膜をエッチングしてエアーギャップを形成することで、合わせズレによる突き抜けを防止することができる。
【００８１】
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは炭化窒化膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。
【００８２】
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
【００８３】
なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものでもよい。
【００８４】
上記実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁膜材料、多孔質有機絶縁膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
【００８５】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００８６】
例えば、実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、ヴィアホールは、必ずしも下層配線に対して形成されるものでなくてもよく、下層配線と接続されることのないダミーのヴィアプラグが下層配線層の空洞上に配置された配線構造を形成してもよい。
【００８７】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００８８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００８９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００９０】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図８】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図９】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１０】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１１】エッチング装置の構成を説明するための概念図である。
【図１２】エッチング装置のバルブ開閉フローを示す図である。
【図１３】エッチング作用を説明するための図である。
【図１４】ガス化した分子のサイズを示す概念図である。
【図１５】ｐ−ｌｏｗｋ膜のポア径とポア数との関係を示す概念図である。
【図１６】エッチング装置の構成を説明するための概念図である。
【図１７】放電による乖離を必要とするエッチングガスの活性種を示す図である。
【図１８】従来との比較を示す図である。
【図１９】実施の形態２における半導体装置の製造工程の一部を表す工程断面図である。
【符号の説明】
【００９１】
１００，２００ 基体
１５０，１５２，１５４ 開口部
２１０，４２２，４２３，４２６ ＳｉＯ２膜
２８０，２８２ ｐ−ｌｏｗｋ膜
２４０，２４２ バリアメタル膜
２５０，２５２ シード膜
２６０，２６２ Ｃｕ膜
３１１，３１３ エアーギャップ
４２０，４２４ Ｓｉ膜
【特許請求の範囲】
【請求項１】
基体上に第１の薄膜を形成する第１の薄膜形成工程と、
前記第１の薄膜に第１の開口部を形成する第１の開口部形成工程と、
前記第１の開口部に導電性材料を堆積させる第１の導電性材料堆積工程と、
前記導電性材料が前記第１の開口部に堆積した前記第１の薄膜上に多孔質材料からなる第２の薄膜を形成する第２の薄膜形成工程と、
前記第２の薄膜に前記第２の薄膜を貫通する第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部に導電性材料を堆積させる第２の導電性材料堆積工程と、
前記第２の導電性材料堆積工程の後に前記第２の薄膜における孔を介して前記第１の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の開口部を、前記第１の開口部に堆積した前記導電性材料に接続するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の薄膜の材料としてシリコーンを用い、前記シリコーンをドライエッチングすることによって前記第１の薄膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
基体上に複数の配線が犠牲膜内に埋め込まれてなる第１の配線層を形成し、
前記第１の配線層上に前記配線に接続するヴィアプラグを有する第２の配線層を形成し、
前記第２の配線層を形成した後に前記第１の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする半導体装置の製造方法。
【請求項５】
隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも１部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする半導体装置。
【請求項１】
基体上に第１の薄膜を形成する第１の薄膜形成工程と、
前記第１の薄膜に第１の開口部を形成する第１の開口部形成工程と、
前記第１の開口部に導電性材料を堆積させる第１の導電性材料堆積工程と、
前記導電性材料が前記第１の開口部に堆積した前記第１の薄膜上に多孔質材料からなる第２の薄膜を形成する第２の薄膜形成工程と、
前記第２の薄膜に前記第２の薄膜を貫通する第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部に導電性材料を堆積させる第２の導電性材料堆積工程と、
前記第２の導電性材料堆積工程の後に前記第２の薄膜における孔を介して前記第１の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の開口部を、前記第１の開口部に堆積した前記導電性材料に接続するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の薄膜の材料としてシリコーンを用い、前記シリコーンをドライエッチングすることによって前記第１の薄膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
基体上に複数の配線が犠牲膜内に埋め込まれてなる第１の配線層を形成し、
前記第１の配線層上に前記配線に接続するヴィアプラグを有する第２の配線層を形成し、
前記第２の配線層を形成した後に前記第１の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする半導体装置の製造方法。
【請求項５】
隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも１部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−２６９５３７（Ｐ２００６−２６９５３７Ａ）
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願番号】特願２００５−８２３２５（Ｐ２００５−８２３２５）
【出願日】平成１７年３月２２日（２００５．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願日】平成１７年３月２２日（２００５．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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