【課題】高速フォトダイオードの特性を劣化させることなく高速フォトダイオードと容量とを１チップ上に集積させる。
【解決手段】基板上に形成された高速フォトダイオード素子と、高速フォトダイオード素子と異なる層に形成されたＭＩＭ（Metal Insulation Metal）容量と、高速フォトダイオードの絶縁膜およびＭＩＭ容量の下地となる絶縁膜として機能する有機系塗布膜とを備えた集積素子。有機系塗布膜は、ポリイミド膜とすることができる。 （もっと読む）

【課題】ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得る。
【解決手段】半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。 （もっと読む）

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】一つの半導体装置をボンディングオプションにより機能の異なる製品に切り替える場合に、その半導体装置で使用される内部電源の安定化容量を、それぞれの製品において最適化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、異なる電源電位の電圧が供給される２つのインナーリード１２Ａ、１２Ｂに選択的にワイヤーボンディングされるボンディングオプション用パッド１４と、ボンディングオプション用パッド１４に接続されるインバータ１６と、短絡されたソース及びドレインがインバータ１６に接続され、ゲートが内部電源ＩＶから電源電圧が出力される電源出力ライン１８に接続された、内部電源ＩＶの出力レベルを安定化させるためのＮＭＯＳトランジスタ２０と、を備える。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

【課題】応力が加わった場合であっても、抵抗値が変動しない構造を備える半導体装置およびその製造方法を提供することにある。
【解決手段】半導体装置内のパッシベーション膜ＳＮ１２と最上層アルミ配線Ｍとの間の領域に、金属抵抗素子層Ｒｍを形成している。これにより、パッケージング工程以降のモールド応力による抵抗値の変動が少ない高精度抵抗素子が実現でき、高精度なアナログ回路を形成することができる。 （もっと読む）

【課題】膜厚を増大させることなく，キャパシタ容量の低下を抑制する。
【解決手段】キャパシタ１００を有する半導体装置において，キャパシタ１００は，下部電極１１２と上部電極１６と，下部電極１１２と上部電極１６とに挟まれた絶縁膜１４とを備えている。下部電極１１２は窒化チタンからなり，当該下部電極１１２の絶縁膜１４側の表面がさらに窒化されて窒素リッチ層１１８が形成されている。下部電極１１２の表面に窒素リッチ層１１８が形成されることにより，下部電極１１２の上面の酸化が効果的に抑制される。特に，ＤＲＡＭにおいては，キャパシタの容量が大きくなるため，その効果が大きい。またキャパシタ内部のリーク電流も減る。 （もっと読む）

【課題】基板と白金層と強誘電体層とを有する層構造体において、白金層と基板の間の接着性を改善する層構造体を提供する。
【解決手段】基板Ｓと、白金層ＰＳと、白金層ＰＳ上に形成された強誘電体層ＦＳとを有しており、基板Ｓの表面ＯＳは二酸化ケイ素を含み、基板Ｓと白金層ＰＳとの間にアモルファス酸化アルミニウムから成る中間層ＺＳが設けられる。この中間層ＺＳにより強誘電体層ＦＳのモルフォロジーが改善され、層構造体の均一性が保証される。 （もっと読む）

【課題】回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑える半導体装置を提供する。
【解決手段】半導体装置は、複数のブロックに分割された内部回路と、各々の内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の内部回路と対応する各々のスイッチ回路との接続点に接続された制御信号生成回路とを備える。初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、初段のスイッチ回路と同じ状態にオン／オフが制御されることにより、上記課題を解決する。 （もっと読む）

【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）

【課題】同相信号除去比を高めた発振信号を得ることができる半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に第１の絶縁膜を介して設けられた第１の電極４と、前記第１の電極上に第２の絶縁膜を介して設けられ前記第１の電極との間に第１のキャパシタを形成する第２の電極６と、前記第１の電極上に前記第２の絶縁膜を介して設けられ前記第１の電極との間に第２のキャパシタを形成する第３の電極７と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続されたインダクタ１９と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続された増幅回路２０と、を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】交流結合素子を備える従来の半導体装置では、回路面積又は実装面積が大きくなる問題があった。
【解決手段】本発明にかかる半導体装置は、入力される伝達信号Ｖ１の電流変化に応じて電圧が変化する受信信号Ｖ２を生成する交流結合素子（図３では一次側コイルＬ１及び二次側コイルＬ２とから構成される）と、伝達信号Ｖ１から受信信号Ｖ２への微分階数に応じた数の積分演算を行い、受信信号Ｖ２から伝達信号Ｖ１を再生する受信回路４と、を有する。 （もっと読む）

【課題】低コストで必要な仕事関数及び耐酸化性を有する金属膜を備えた半導体装置を提供する。
【解決手段】基板上に形成された絶縁膜と、絶縁膜に隣接して設けられた金属膜と、を有し、金属膜は、第１の金属膜と第２の金属膜との積層構造を有しており、第１の金属膜は第２の金属膜よりも耐酸化性が高い物質で構成され、第２の金属膜は４．８ｅＶよりも高い仕事関数を有する第１の金属膜とは異なる物質で構成され、第１の金属膜は第２の金属膜と絶縁膜との間に設けられている。 （もっと読む）

【課題】金属-絶縁体-金属キャパシタを提供する。
【解決手段】下部電極及び上、下部電極間に介在された誘電体膜を含むキャパシタ。上部電極には第１電圧が印加され、下部電極には第１電圧と異なる第２電圧とが印加される。上部電極に第１電圧を印加するための配線は下部電極の下部レベルまたは同一レベルの配線である。 （もっと読む）

本発明のデジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタは、所定の幅を有し、両側が垂直方向に積層され、ソレノイド構造を有する多数の配線金属と、両側に積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、両側に積層された多数の配線金属のうち、所定数の下位層配線金属と、下位層配線金属の相互間を連結する配線金属連結部とがそれぞれ連結され重なる。本発明によると、デジタルＣＭＯＳ工程で４〜５ＧＨｚ以上の周波数帯域で動作する周波数合成器を具現するためにソレノイドインダクタを用いることで、ＲＦ ＣＭＯＳ工程でのみ具現可能な数ＧＨｚ帯域の周波数合成器を具現することができる効果がある。
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【課題】ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上する。
【解決手段】絶縁体基板１０１の主面上にＳｉ層（またはＳｉ基板）１００を有する半導体装置１０において、絶縁体基板１０１はサファイア基板１０１であり、絶縁体基板１０１の主面はｃ面である。サファイア基板１０１において異方性の少ないｃ面にＳｉ層１００を形成するので、Ｓｉ層１００上に形成された半導体装置１０のデバイス特性の面内均一性を向上することができる。 （もっと読む）

【課題】高い信頼性を有する直流変換回路を提供する。
【解決手段】流れる電流の変化に応じて起電力が発生する誘導素子と、ゲート、ソース、及びドレインを有し、オン状態又はオフ状態になることにより、誘導素子における起電力の発生を制御するトランジスタと、トランジスタがオフ状態のときに導通状態になる整流素子と、トランジスタのオン状態又はオフ状態を制御する制御回路と、を具備し、トランジスタは、チャネル形成層として水素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下である酸化物半導体層を有する構成とする。 （もっと読む）

【課題】寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。
【解決手段】半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、を備えたことを特徴とするスイッチング装置が提供される。 （もっと読む）

【課題】精度の高くノイズに強い微小容量素子を提供する。
【解決手段】
微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、絶縁層上に成膜されかつ外部電位に接続可能でありかつ第１間隙内において結合容量制限スリットを画定するシールド電極と、からなる。 （もっと読む）