【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流による回路誤動作を防止する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成すると共に、活性層２ｃの埋込絶縁膜２ｂ側にｎ型ガードリング埋込層４２ｃ等と同じ導電型の深いｎ型拡散領域４２ｂ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。ｎ型ガードリング４２ｃ等とｐ型ウェル４２ｄ等は、それぞれ逆バイアスまたは同電位となるように電位固定する。 （もっと読む）

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。 （もっと読む）

【課題】不揮発性メモリと容量素子を有し、性能を向上させる半導体装置を提供する。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧ６ｎとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧ４ｎとメモリゲート電極ＭＧ６ｎとの間には、内部に電荷蓄積層５ｂを有する絶縁膜５が形成されている。この絶縁膜５は、酸化シリコン膜５ａと、その上に形成された窒化シリコン膜５ｂと、その上に形成された酸化シリコン膜５ｃと、その上に形成されかつ酸化シリコン膜５ｃよりも薄い絶縁膜５ｄとの積層膜からなる。この絶縁膜５ｄは、ポリシリコンからなるメモリゲート電極ＭＧ６ｎに接している。絶縁膜５ｄは、Ｈｆ，Ｚｒ，Ａｌ，Ｔａ，Ｌａのうちの少なくとも１種を含む金属化合物により形成されているため、フェルミピニングを生じることができ、誘電率が高い。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】ＭＩＭ構造の薄膜キャパシタにおいて、Ｐｔに代わる上部電極を用いた場合であっても、ＩＶ特性や信頼性を維持する。
【解決手段】薄膜キャパシタ１０は、基板１２上に、下部電極１４，誘電体層１６，上部電極１８を順次形成したＭＩＭ構造であり、上下の電極のうち、少なくとも上部電極１８が、窒化物と金属を積層した積層電極となっている。窒化物としては、Ｔａ，Ｔｉなどの高融点金属を含むことが好ましく、また、窒化物と積層される金属が、前記窒化物に含まれる金属と同じであることが好ましい。更に、窒化物がＳｉを含んでいてもよい。少なくとも上部電極１８に窒化物を含む積層電極を用いることで、Ｐｔ電極を用いる場合に必要だった特性回復のアニール処理の必要なく、同等のＩＶ特性を得られるとともに信頼性も向上する。また、誘電体層１６と上部電極１８の密着性が改善され、剥離が生じない。 （もっと読む）

【課題】 可変容量素子の動作不良を防止し、可変容量素子の信頼性を向上する。
【解決手段】 可変容量素子は、固定電極と、固定電極上に積層された絶縁層を含む絶縁部と、絶縁層上に絶縁層から離れる方向に移動可能に積層された可動部および可動部の一端を絶縁部に固定する固定部を含む可動電極と、可動電極に間隔を空けて対向する対向電極とを有している。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】製造時に発生する不具合を減少しつつ、回路面積を縮小可能なチップレイアウトを設計する。
【解決手段】本発明による半導体装置は、電流源接続用の第１パッド１と、一端が、第１パッド１に接続され、他端が、基板２０と同じ導電型の拡散層２１を介して基板２０に接続されたヴィアチェーンと、電圧測定用の第２パッド２及び第３パッド３とを具備する。ヴィアチェーンは、第１パッド１及び第２パッド２が接続される第１配線４と、一端が第１配線４に接続され、他端が第３パッド３に接続された、抵抗測定対象となるヴィア又はコンタクト６とを備える。 （もっと読む）

【課題】簡素な構成で製造安定性に優れた容量素子を提供する。
【解決手段】半導体装置１００は、下部電極１０２、ＳｉＣＮ膜１０７および上部電極１１３からなる容量素子を備えた装置である。半導体基板上の絶縁膜１０１中に溝が設けられ、溝中に下部電極１０２が埋設されている。下部電極１０２は、第一下部電極１０３と第二下部電極１０５の二つの領域を有し、これらが絶縁膜１０１によって分離されている。 （もっと読む）

【課題】能動素子で扱う信号の影響を抑制しつつ、十分な容量密度を得られるキャパシタ、集積装置、高周波切替装置及び電子機器を提供する。
【解決手段】絶縁層１２と、絶縁層１２の上に設けられた半導体層１３と、半導体層１３において、能動素子が形成されるアクティブ領域とは電気的に分離して設けられたダミーアクティブ領域２０と、を有する基板１０と、基板１０におけるダミーアクティブ領域２０の上に、互いに対向して配置された第１電極３１及び第２電極３２と、第１電極３１と、第２電極３２と、の間に設けられた第１誘電体部４０と、を備える。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】高温熱処理をせずに形成可能、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供する。
【解決手段】半導体基板の表面にＬＯＣＯＳ法およびウェットエッチングを用いて台形状トレンチを設け、台形状トレンチ表面に下部電極層５を形成し、下部電極層の上に容量絶縁膜６と上部電極７を順次積層する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタのスイッチング速度低下を防止し、省スペース化を実現する半導体装置を提供する。
【解決手段】本発明に係る半導体装置９０は、絶縁ゲート型電界効果トランジスタとコンデンサが同一チップ上に形成されたものであって、表層において、ｎ⁻型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ^＋型ソース領域６の当該ｎ⁻型エピタキシャル層２に最近接する端部間に亘る領域上に配設された絶縁層７と、絶縁層７を介してｎ⁻型エピタキシャル層２と対向されるコンデンサ上部電極４０と、絶縁層７上でコンデンサ上部電極４０の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極３１を備える。コンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、これと絶縁層７を介して対向配置されるｎ⁻型エピタキシャル層２を下部電極とする。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。 （もっと読む）

【課題】テラヘルツ波を効率よく受信し、信号／雑音比を向上したテラヘルツ波受信素子を提供する。
【解決手段】第１の波長λ₁のテラヘルツ波を受信するテラヘルツ波受信素子１００であ
って、２以上の半導体層（バッファ層１０２ａおよび電子供給層１０４ａ）のヘテロ接合により形成される２次元電子チャネル層１０３ａ、ゲート幅方向にλ₁／２の長さを有するゲート電極１１１ａ、ドレイン電極１１３ａおよびソース電極１１２ａを有する第１のＦＥＴ１００ａと、第１のＦＥＴ１００ａのゲート電極１１１ａのゲート幅方向における中央部と接続され、かつ、ゲート電極１１１ａと直交するように配置されたゲート配線１１４ａとを備える。 （もっと読む）

【課題】Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することができる半導体装置１０を提供する。
【解決手段】本発明の半導体装置１０は、出力回路１２毎に受信回路１５の入力容量３４と所定の関係を有する容量の近傍オンチップバイパスキャパシタ２３を、所定の配線抵抗となるように設け、それぞれの出力回路１２について容量および配線抵抗が所定の関係となる遠方オンチップバイパスキャパシタ２４を、複数の出力回路１２に共通に設ける。 （もっと読む）

【課題】高い絶縁破壊耐圧のＭＩＭキャパシタを提供する。
【解決手段】半導体基板上に形成された下部電極１２と、前記下部電極上に形成された第１の絶縁体膜１３と、前記第１の絶縁体膜上に形成される第２の絶縁体膜１４と、前記第２の絶縁体膜上に形成される第３の絶縁体膜１５と、前記第３の絶縁体膜上に形成される上部電極１６と、を有し、前記第１の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高く、前記第３の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高いことを特徴とする。 （もっと読む）