【課題】抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１上のＬＯＣＯＳ酸化膜３上に形成された抵抗素子１０と、を備え、抵抗素子１０は、ＬＯＣＯＳ酸化膜３上に形成されたシールド用ポリシリコン膜１１と、シールド用ポリシリコン膜１１上に形成されたシリコン酸化膜１３と、シリコン酸化膜１３上に形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５の一方の端部に接合された第１の電極２１と、ポリシリコン抵抗体１５の他方の端部に接合された第２の電極２２と、シールド用ポリシリコン膜１１に接合された第３の電極２３と、を有し、第１の電極２１及び第２の電極２２うちの一方が、配線２５を介して第３の電極２３と電気的に接続されている。 （もっと読む）

【課題】キャパシタ構造の信号線およびＧＮＤ電極を抵抗成分やインダクタンス成分を最小限にできる構造の配線基板を有する半導体装置を提供する。
【解決手段】信号線の一部を構成する中心導体２ｃの周囲に誘電体２ｂを介して同心円状にシールド線を構成する外側導体２ａを備えるキャパシタ構造部２を有した構成とする。そして、２つのスルーホール３内に設けた各キャパシタ構造部２の中心導体２ｃについては、配線基板の表面側で各中心導体２ｃが上面配線５に電気的に接続され、裏面側でもう一方のキャパシタ構造部２の中心導体２ｃと第１下面配線６を介して電気的に接続され、さらに、各キャパシタ構造部２の外側導体２ａについては、配線基板の裏面側に全面に一様に形成された第２下面配線７で覆われた状態で電気的に接続されるようにする。 （もっと読む）

【課題】３次元的に複雑な形状のシリコン構造体を提供する。また、当該シリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を用いて簡便に作製する方法を提供する。
【解決手段】アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を並行して進行させ、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成することにより、３次元的に複雑な形状のシリコン構造体を提供することができる。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】スタック構造かつＭＩＭ構造の容量素子を備える構成において、容量素子を構成する各電極に配線をつなぐための複数のビアホールを形成する工程の簡略化を図ることができる半導体装置の製造方法および半導体装置を提供すること。
【解決手段】下部電極３の表面に第１容量膜４を形成し、第１容量膜４の表面の第１領域Ａに中間電極５を形成し、中間電極５の表面に第２容量膜６を形成する。第２容量膜６を挟んで中間電極５に対向し、第２領域Ｂで第１容量膜４を挟んで下部電極３に対向する上部電極７を形成して、第２領域Ｂにおける上部電極７に貫通孔３５を形成し、絶縁層８を形成する。貫通孔３５の位置で絶縁層８および第１容量膜４を貫通して下部電極３に達する第１のビアホール２３と、第１領域Ａにおいて上部電極７がない部分で絶縁層８および第２容量膜６を貫通して中間電極５に達する第２のビアホール２４とを同時に形成する。 （もっと読む）

【課題】金属−絶縁体−金属コンデンサや、内部接続構造の金属間誘電体として使用して、その素子や構造の平均故障寿命を改善できる誘電体構造を提供すること。
【解決手段】酸化膜層、誘電体材料層及び誘電体材料層の上に第２酸化膜層を有する、炭化ケイ素用のコンデンサ及び内部接続構造が提供される。酸化膜層の厚みは、酸化膜層と誘電体材料層の約０．５から約３３パーセントであってよい。誘電体構造として酸窒化ケイ素層を有する炭化ケイ素用のコンデンサおよび内部接続構造もまた提供される。こうしたコンデンサ及び構造を作製する方法もまた提供される。 （もっと読む）

【課題】演算増幅器（回路）には発振防止等の特性改善のために位相補償用のコンデンサを備える。ＭＯＳ集積回路ではＭＯＳ容量を用いることが一般的であるが、特性が不安定、かつ大きな静電容量値がとれないという問題があった。もしくはこれを回避するためにコストアップをもたらす濃いイオン打ち込みの新たな製造工程を必要とした。
【解決手段】ＭＯＳトランジスタ、ダイオードでバイアス電圧を発生させ、コンデンサの両端にＭＯＳ容量がＭＯＳトランジスタとしてみた場合に常時オンしている状態に相当する電位を与えて、ＭＯＳ容量直下における空乏層の発生をおさえることにより、広い動作電圧範囲において、大きな容量値と安定した特性をコスト増加なしに実現する。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。
【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。 （もっと読む）

【課題】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置では、コンデンサの容量値が配置場所で変化するため、容量値の見積もりが煩雑になるという問題を解決する。
【解決手段】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置の補償容量部のレイアウト配置の際に、補償容量部を構成する領域に拡散層の矩形領域を配置する。また、該拡散層の矩形領域の各辺に対し、各辺の中心が直行する箇所に矩形開口部を設ける。また、該拡散層の矩形領域の中心線近傍に沿ってゲート電極を直行するように形成する。また、該拡散層の該矩形領域の四隅に上層の金属層と接続するためのコンタクトを形成する。また、該ゲート電極と該拡散層の矩形開口部の重なる箇所にゲート電極と上層の金属層を接続するコンタクトを形成する。また、該ゲート電極が直行する箇所で容量を形成する。また、補償容量の単位セルを構成する。 （もっと読む）

【課題】高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供すること。
【解決手段】本発明の容量素子１０は、第１電極１１と、第１電極１１上に設けられた誘電体層１２と、誘電体層１２上に設けられた第２電極１３とから構成されている。容量素子１０は、誘電体層１２を第１電極１１と第２電極１３とにより挟むようにしたサンドイッチ構造になっており、第２電極１３の外表面に凹凸が設けられている。 （もっと読む）

【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）

【課題】積層したＭＩＭキャパシタの静電容量の合計値を所望の静電容量に近づけることができる半導体装置の製造方法を得る。
【解決手段】半導体基板１上に、下地金属膜２、下層絶縁膜４、及び中間金属膜５を順に積層する。下層絶縁膜４の厚みを測定する。下層絶縁膜４の厚みを測定した後に、中間金属膜５上に上層絶縁膜７、及び上地金属膜８を順に積層する。下地金属膜２、下層絶縁膜４、及び中間金属膜５から第１のＭＩＭキャパシタが構成される。中間金属膜５、上層絶縁膜７、及び上地金属膜８から第２のＭＩＭキャパシタが構成される。第１のＭＩＭキャパシタの静電容量と第２のＭＩＭキャパシタの静電容量の合計値が所望の静電容量に近づくように、測定した下層絶縁膜４の厚みに基づいて、上層絶縁膜７及び上地金属膜８の少なくとも一方の設計条件を調整する。 （もっと読む）

【課題】複数のフローティング領域の間の電位差の不均一を軽減することができる半導体装置を提供する。
【解決手段】半導体装置は、領域３（ｋ）と領域３（ｋ＋１）間に、外部容量６（ｋ）を備えている。複数の外部容量６（ｋ）は、その容量がｋの増加とともに（即ち、図１の紙面右側から紙面左側に向かうほど）大きくなるように選定されている。この構造により、領域３（ｋ）と領域３（ｋ＋１）間の電位差の不均一を軽減することができる。 （もっと読む）

【課題】実用上限温度をより向上させた炭化珪素半導体装置の製造方法を提供する。
【解決手段】ゲート窓６が形成された炭化珪素基板１の表面に、前駆酸化シリコン膜を成膜する工程と、前駆酸化シリコン膜を酸化窒素ガス雰囲気で熱処理して第１の酸化シリコン膜（Ｏ）とする工程と、窒化シリコン膜（Ｎ）を積層する工程と、窒化シリコン膜を酸化させて、表面から所定の深さまで第２の酸化シリコン膜（Ｏ）を形成して、ＯＮＯ絶縁膜を形成する工程と、ＯＮＯ絶縁膜の上にゲート電極を形成する工程とを備える。ゲート電極を形成する工程は、ＯＮＯ絶縁膜の上に多結晶シリコン膜を成膜する工程と、所望のマスクを用いて、多結晶シリコン膜、第２の酸化シリコン膜、窒化シリコン膜、を連続的にエッチングして、ゲート電極と第２の酸化シリコン膜と窒化シリコン膜の外縁を定義する工程と、ゲート電極の側面及び上部と窒化シリコン膜の外縁を酸化する工程を備える。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】半導体装置に損傷を与えることなく、単体の抵抗素子自体の抵抗値を精度良く微調整する。
【解決手段】Ｐ型の半導体基板１０上にＮ型の半導体層１１が形成されている。半導体層１１の表面には薄い第２の絶縁膜１３が形成され、第１の絶縁膜１２及び第２の絶縁膜１３上にフローティングポリシリコン層１４が形成されている。フローティングポリシリコン層１４は第３の絶縁膜１５に覆われている。第３の絶縁膜１５によって覆われたフローティングポリシリコン層１４上にはポリシリコン抵抗層１６が形成されている。そして、半導体層１１とポリシリコン抵抗層１６との間に電圧を印加することにより、第２の絶縁膜１３を通してフローティングポリシリコン層１４の中に電子が注入され、ポリシリコン抵抗層１６の中に正孔蓄積層１６Ａが形成される。 （もっと読む）

【課題】フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにする。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。 （もっと読む）

【課題】高出力の高周波信号の影響を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、電子回路が設けられた主面を有する半導体基板１０と、前記主面の上に絶縁膜２，３，４を介して設けられたパッシブ回路３０と、を備える。そして、前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙４５を有した第１の導体層４０と、前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙５５を有し、前記パッシブ回路から見た前記第１の導体層の間隙を覆う第２の導体層５０と、を備える。 （もっと読む）