【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】基板上に耐圧が異なる容量素子を共通の工程で形成する際に、基板上に残渣を残さないようにする。
【解決手段】基板１０の上に半導体不純物がドープされた第１ポリシリコン層４０を形成し、第１ポリシリコン層４０の上にＣＶＤ法により第１酸化膜４１を層状に堆積する（図２（ａ））。これにより、１回目の酸化で第１酸化膜４１を第１ポリシリコン層４０の粒界部に入り込ませないようにする。そして、第１酸化膜４１を第１ボトム膜２４にパターニングした後（図２（ｂ））、第１ポリシリコン層４０の上に第２酸化膜４２を形成する（図２（ｃ））。２回目の酸化は短時間で終わるので、第１ポリシリコン層４０の増速酸化が進行する前に第２酸化膜４２の形成が完了する。このため、第１ポリシリコン層４０をエッチングする際に第２酸化膜４２の一部がマスクとならないようにすることができる。 （もっと読む）

【課題】撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させる。
【解決手段】複数の転送電極３１が間を隔てて垂直方向ｙに並ぶように単一の導電材料層３１３を加工して形成する。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１について、転送電極３１へ加工される導電材料層３１３から形成する。 （もっと読む）

【課題】容量素子の配置による容量値の差を抑制すること。
【解決手段】第１の方向に延伸する第１配線１２ａと、前記第１配線と絶縁体を介し対向し設けられた第２配線１４ａと、を備える第１容量素子２２と、前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線１６ａと、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線１８ａと、を備える第２容量素子２４と、を具備し、前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しい半導体装置。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱ_Ｎ１〜Ｑ_Ｎ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ歪補償用容量回路ＣＡＰＣ２が接続されている。 （もっと読む）

【課題】従来の半導体装置は、チップ面積を抑制しながら内部電源電圧の変動を抑制することができなかった。
【解決手段】本発明の半導体装置は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１の電源回路ＰＷＲ０、第２の電源回路ＰＷＲ１と、第１の配線ＭＴ０２を介して第１の電源回路ＰＷＲ０から内部電源電圧ＶＤＬ０の供給を受ける第１の内部回路ＭＡ０と、第２の配線ＭＴ１２を介して第２の電源回路ＰＷＲ１から内部電源電圧ＶＤＬ１の供給を受ける第２の内部回路ＭＡ１と、第１の配線ＭＴ０２と第２の配線ＭＴ１２とを互いに接続するブロック間配線ＭＴ３と、第１の内部回路ＭＡ０と第２の内部回路ＭＡ１が同時に動作する期間の長さを制御する制御回路ＣＮＴ０、ＣＮＴ１と、を有する。 （もっと読む）

【課題】半導体チップに安定した電源電流を供給したり、電源から信号系へ混入する雑音を低くするための、半導体デバイスの電源流入及び電源流出端子の端子数の低減と、前記半導体チップを搭載した実装面積の低減を可能とする半導体モジュールを提供する。
【解決手段】半導体チップ２０の両面に電源系と信号系の電気的接続端子を振り分けて配置する。大電流が流れる流路の許容電流値を大きくする構成により、少ない端子数でも安定な電源供給が可能、信号系への雑音混入を低減、ピン数の低減による実装面積の低減、放熱効果の増大などが可能となる。また、この半導体チップ２０を搭載した半導体モジュールにより、大電流が流れる高速動作でも安定した特性を実現できる。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】経年劣化および分極反転の繰り返しによる劣化の少ない強誘電体キャパシタまたは高誘電率を有する誘電体キャパシタを提供する。比抵抗の増大なしに信頼性の高い配線を有する半導体装置を提供する。
【解決手段】半導体基板表面上に形成された電極を含み、前記電極が、配向性を有する導電体層からなり、前記電極に加え、
下式
Ｍ１_xＭ２_1-x
Ｍ１：Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、Ｒｅ、Ｒｈ、Ｔｕ、Ｃｕ、Ｃｏ、Ｆｅ、Ｎｉ、Ｖ、Ｃｒ
Ｍ２：Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｗ、Ｙ、Ｍｏ、Ｎｂ
で表されるアモルファスまたは微結晶からなるバリア層を含むことを特徴とする。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）

【課題】容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制する。
【解決手段】下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。 （もっと読む）

【課題】ＭＩＭキャパシタの耐圧を高めることが可能な半導体装置を提供する。
【解決手段】半導体基板上に形成される下部電極層と、この下部電極層上に積層される誘電体層２２と、この誘電体層上に積層される上部電極層２３とで構成されるＭＩＭキャパシタと、このＭＩＭキャパシタの上部電極層に対して、接続角度が９０度より大きくなるように線幅を広くして接続される第１の配線層パターン１２と、前記ＭＩＭキャパシタの下部電極層に対して、接続角度が９０度より大きくなるように線幅を広くして接続される第２の配線層パターン１３ａ、１３ｂと、を有する。 （もっと読む）

【課題】少ない層間接続プロセス工程数で、コンタクト部分の面積を小さくすることのできる半導体装置及び製造方法を提供する。
【解決手段】多層導体配線１０は、スルーホール１５は、導体１３の一部は、ひさし部１３Ｃとしてスルーホール１５の内側に露出する。そして、スルーホール１５のスルーホール用孔の内側に埋め込まれた埋め込み金属１６とひさし部１３Ｃとで、側面コンタクト構造を形成することができる。 （もっと読む）

【課題】可変容量範囲が広く、単位面積当たりの容量値が大きいＭＯＳ型バラクタ素子を備えた半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、Ｐ型基板ＰＳｕｂの表面にＮチャネルトランジスタ１、Ｐチャネルトランジスタ２及びＭＯＳ型バラクタ素子３を設ける。そして、ＭＯＳ型バラクタ素子３のゲート絶縁膜１４を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２のゲート絶縁膜４よりも薄くする。また、ＭＯＳ型バラクタ素子３のウエル端子Ｖｂとゲート端子Ｖｇとの間に印加するゲート電圧の最大値を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２に印加するゲート電圧の最大値よりも低くする。 （もっと読む）

【課題】本発明は、製造コストの増加を抑制可能な半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板部１０、誘電体膜２２、再配線２４、上部電極２５、絶縁膜２６、及び外部接続端子２８を有する。半導体基板部１０は、回路が形成され、回路にそれぞれ接続される下部電極１５、上部電極パッド１６、接続パッド１７、１８を上面に有する。誘電体膜２２は、下部電極１５を被い、上部電極パッド１６、接続パッド１７、１８の上面に達する開口部を有する。再配線２４は、一部の接続パッド１７、１８に電気的に接続される。上部電極２５は、誘電体膜２２を介して下部電極１５の上面に対向して配置され、上部電極パッド１６に接続され、再配線２４を含む。絶縁膜２６は、誘電体膜２２、再配線２４、及び上部電極２５を被う。外部接続端子２８は、絶縁膜２６を貫通し再配線２４に接続され、絶縁膜２６の上面から露出する。 （もっと読む）

【課題】線形性の悪化を抑制可能な抵抗回路を有する半導体装置を提供する。
【解決手段】アナログ信号が入力される入力端子と、ドレインがこの入力端子に接続され、ゲートが抵抗３６の一端に接続されたトランジスタ３１、ドレインがトランジスタ３１のソースに接続され、ゲートが抵抗３６の他端に接続され、ソースが接地されたトランジスタ３３、トランジスタ３１のドレインとゲートの間に接続されたコンデンサ３５、並びに抵抗３６の他端及びトランジスタ３３のゲートと接続され、一定の電圧を供給する電圧供給回路３８を有する抵抗回路１７とを備えている。 （もっと読む）

【課題】高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法であって、低電圧仕様の容量素子の容量を確保できると共に、高電圧仕様の受動素子の当該高電圧仕様に対する耐圧を確保すると共に、製造時に高電圧仕様の受動素子の特性が変動することを防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２上に絶縁膜１１６ｂを上部に有する下部電極１１０ｂと絶縁膜１１６ａを上部に有する下部電極１１０ａとを形成し、下部電極１１０ｂ上の絶縁膜１１６ｂの膜厚を薄くし、半導体基板１０２上にゲート電極１４４を形成し、膜厚を薄くした第１の絶縁膜１１６ｂ上に上部電極１４０を形成し、ゲート電極１４４および上部電極１４０を形成した後、全面に絶縁膜を形成し、絶縁膜を異方性エッチングしてゲート電極１４４の側面にサイドウォール１４８を形成する。 （もっと読む）

【課題】ＭＥＭＳキャパシタとその制御用集積回路を反りの抑えられた１枚の基板上に有する半導体装置を提供する。
【解決手段】貫通孔を含む貫通孔領域を有する基板と、前記基板の上方のＭＥＭＳキャパシタと、前記ＭＥＭＳキャパシタの下方の前記ＭＥＭＳキャパシタの制御用集積回路とを有する半導体装置を提供する。前記制御用集積回路は、前記基板上のトランジスタを含む。前記ＭＥＭＳキャパシタの真下の前記基板上の領域と前記貫通孔領域とは、少なくとも一部において重なる。 （もっと読む）

【課題】ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供する。
【解決手段】ＬＣタンクＶＣＯは、第１および第２のスパイラルインダクタＬ１，Ｌ２と、第１および第２のＭＯＳバラクタＣ１，Ｃ２とを備える。第１および第２のＭＯＳバラクタＣ１，Ｃ２は、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタＬ１と第２のスパイラルインダクタＬ２の間の領域に配置される。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流による回路誤動作を防止する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成すると共に、活性層２ｃの埋込絶縁膜２ｂ側にｎ型ガードリング埋込層４２ｃ等と同じ導電型の深いｎ型拡散領域４２ｂ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。ｎ型ガードリング４２ｃ等とｐ型ウェル４２ｄ等は、それぞれ逆バイアスまたは同電位となるように電位固定する。 （もっと読む）