半導体装置

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱ_Ｎ１〜Ｑ_Ｎ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ歪補償用容量回路ＣＡＰＣ２が接続されている。

【特許請求の範囲】
【請求項１】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する半導体装置であって、
直列に複数個接続されたそれぞれの前記第２電界効果トランジスタのソース領域とドレイン領域の間に、前記ソース領域の電位を基準として前記ドレイン領域に正電圧を印加する場合と、前記ソース領域の電位を基準として前記ドレイン領域に負電圧を印加する場合のいずれの状態においても、前記ソース領域の電位と前記ドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１電極と前記第２ＭＯＳダイオード容量素子の前記第２電極を電気的に接続した構成を有する半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第１電極の間に設けられた第１抵抗素子と、前記第２端子と前記第２電極の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１電極と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２電極と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第１半導体領域と前記第２半導体領域は、前記半導体層内で一体化して形成されている半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第１半導体領域の間に設けられた第１抵抗素子と、前記第２端子と前記第２半導体領域の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２電極とを電気的に接続し、さらに、前記第１ＭＯＳダイオード容量素子の前記第１電極と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第２端子との間に設けられた抵抗素子を有する半導体装置。
【請求項９】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する半導体装置であって、
複数の前記第２電界効果トランジスタの間である第１接続端子と第２接続端子の間に、前記第１接続端子の電位を基準として前記第２接続端子に正電圧を印加する場合と、前記第１接続端子の電位を基準として前記第２接続端子に負電圧を印加する場合のいずれの状態においても、前記第１接続端子の電位と前記第２接続端子の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１電極と前記第２ＭＯＳダイオード容量素子の前記第２電極を電気的に接続した構成を有する半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第１電極の間に設けられた第１抵抗素子と、前記第２端子と前記第２電極の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
【請求項１２】
請求項９記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１電極と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２電極と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記第１半導体領域と前記第２半導体領域は、前記半導体層内で一体化して形成されている半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第１半導体領域の間に設けられた第１抵抗素子と、前記第２端子と前記第２半導体領域の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
【請求項１５】
請求項９記載の半導体装置であって、
前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
前記第１ＭＯＳダイオード容量素子は、
（ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
（ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
前記第２ＭＯＳダイオード容量素子は、
（ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
（ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２電極とを電気的に接続し、さらに、前記第１ＭＯＳダイオード容量素子の前記第１電極と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記容量回路は、さらに、前記第１端子と前記第２端子との間に設けられた抵抗素子を有する半導体装置。
【請求項１７】
請求項１記載の半導体装置であって、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成されている半導体装置。
【請求項１８】
請求項９記載の半導体装置であって、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成されている半導体装置。
【請求項１９】
請求項１記載の半導体装置であって、
直列に複数個接続されたそれぞれの前記第１電界効果トランジスタのソース領域とドレイン領域の間にも、前記容量回路が接続されている半導体装置。
【請求項２０】
請求項９記載の半導体装置であって、
複数の前記第１電界効果トランジスタの間である第３接続端子と第４接続端子の間にも、前記第３接続端子の電位を基準として前記第４接続端子に正電圧を印加する場合と、前記第３接続端子の電位を基準として前記第４接続端子に負電圧を印加する場合のいずれの状態においても、前記第３接続端子の電位と前記第４接続端子の電位が同電位の状態よりも容量が減少する電圧依存性を持つ前記容量回路が接続されている半導体装置。

【図１】