半導体装置
【課題】線形性の悪化を抑制可能な抵抗回路を有する半導体装置を提供する。
【解決手段】アナログ信号が入力される入力端子と、ドレインがこの入力端子に接続され、ゲートが抵抗３６の一端に接続されたトランジスタ３１、ドレインがトランジスタ３１のソースに接続され、ゲートが抵抗３６の他端に接続され、ソースが接地されたトランジスタ３３、トランジスタ３１のドレインとゲートの間に接続されたコンデンサ３５、並びに抵抗３６の他端及びトランジスタ３３のゲートと接続され、一定の電圧を供給する電圧供給回路３８を有する抵抗回路１７とを備えている。
【解決手段】アナログ信号が入力される入力端子と、ドレインがこの入力端子に接続され、ゲートが抵抗３６の一端に接続されたトランジスタ３１、ドレインがトランジスタ３１のソースに接続され、ゲートが抵抗３６の他端に接続され、ソースが接地されたトランジスタ３３、トランジスタ３１のドレインとゲートの間に接続されたコンデンサ３５、並びに抵抗３６の他端及びトランジスタ３３のゲートと接続され、一定の電圧を供給する電圧供給回路３８を有する抵抗回路１７とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バイアス用抵抗回路を有する半導体装置に関する。
【背景技術】
【０００２】
携帯電話、ＩＣレコーダ（デジタル録音機器）、ＰＣ（パーソナルコンピュータ）等にエレクトレットコンデンサマイクロフォン（以下、ＥＣＭという）が用いられている。ＥＣＭの出力は周波数が低く、インピーダンスが極めて高く、そのため、増幅回路の入力は、高抵抗でバイアスされる。
【０００３】
バイアス用の高抵抗は、半導体装置のＭＯＳＦＥＴ製造工程に整合するように、例えば、ＭＯＳＦＥＴのドレイン−ソース間抵抗を用いた抵抗回路で形成されることが多く、ゲート電位はしきい値電圧より低い電圧範囲で使用される。
【０００４】
増幅回路の入力に接続されたバイアス用の抵抗回路において、大信号振幅が入力信号となった場合、バイアス電圧が変動し、その変動により増幅回路の歪み特性が悪化し、全高調波歪み率が大きくなる恐れがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６‐２４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、線形性の悪化を抑制可能な抵抗回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態の一態様の半導体装置は、アナログ信号が入力される入力端子と、ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えていることを特徴とする
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示すブロック図。
【図２】本発明の第１の実施形態に係る半導体装置のＥＣＭの回路構成を模式的に示す図。
【図３】本発明の第１の実施形態に係る半導体装置の抵抗回路の構成を模式的に示す図。
【図４】本発明の第１の実施形態に係る半導体装置の抵抗回路の比較例の構成を模式的に示す図。
【図５】本発明の第１の実施形態に係る半導体装置の全高調波歪み率を示す図。
【図６】本発明の第１の実施形態の変形例に係る半導体装置の抵抗回路の構成を模式的に示す図。
【図７】本発明の第２の実施形態に係る半導体装置の構成を模式的に示すブロック図。
【図８】本発明の第２の実施形態の変形例１に係る半導体装置の構成を模式的に示すブロック図。
【図９】本発明の第２の実施形態の変形例２に係る半導体装置の構成を模式的に示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１０】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１乃至図５を参照しながら説明する。
【００１１】
図１に示すように、半導体装置１は、外付けのＥＣＭ（エレクトレットコンデンサマイクロフォン）１１に接続される。半導体装置１は、増幅回路１３、ΔΣＡＤＣ（Analog-Digital Converter）と呼ばれるＡＤコンバータ１５、及びバイアス用の抵抗回路１７を有している。入力する音声信号はＥＣＭ１１によって電気信号に変換された後、インピーダンス変換機能を有する増幅回路１３に入力して増幅され、ＡＤコンバータ１５によりデジタル信号へと変換され、出力される。ＥＣＭ１１の出力信号は、抵抗回路１７によりバイアスされて、増幅回路１３に入力する。ＥＣＭ１１は、モノリシックにＩＣ化された半導体装置１とは異なる基板またはパッケージに形成されるが、半導体装置１と同じ基板に塔載または形成されることは可能である。
【００１２】
図２はＥＣＭ１１の等価回路図である。図２において、電圧信号源２１は電気信号へ変換される外部からの音声信号源を表しており、電圧信号Ｖ１は電気信号へ変換された音声信号電圧を表わしている。コンデンサ２３、２５は内部等価容量を有しており、コンデンサ２３の一端は電圧信号源２１の一端に接続され、コンデンサ２３の他端はコンデンサ２５の一端と出力端子２７に接続されている。電圧信号源２１及びコンデンサ２５の他端は接地されている。
【００１３】
図３に示すように、抵抗回路１７は、縦続接続された抵抗となるトランジスタ３１、３３、コンデンサ３５及び抵抗３６からなるハイパスフィルタ４１、並びに電圧供給回路４３で構成されている。第１のトランジスタであるトランジスタ３１のゲートとドレインの間にコンデンサ３５が接続され、抵抗３６の一端がトランジスタ３１のゲートに接続されている。第２のトランジスタであるトランジスタ３３のドレインとトランジスタ３１のソースが接続され、トランジスタ３３のゲートと抵抗３６の他端が接続され、トランジスタ３３のソースがソース側電源である接地４９に接続されている。
【００１４】
電圧供給回路４３は、電流源３８の一端がドレイン側電源である電源４８、他端がダイオード接続された第３のトランジスタであるトランジスタ３７のドレイン及びゲートに接続され、トランジスタ３７のゲートがトランジスタ３３のゲート及び抵抗３６の他端に接続され、トランジスタ３７のソースが接地４９に接続されている。トランジスタ３１のドレインが端子４７に接続され、端子４７はＥＣＭ１１の出力端子２７に接続される。
【００１５】
トランジスタ３１、３３、３７は、例えば、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。コンデンサ３５は、例えば、ＭＩＭ（Metal-Insulator-Metal）キャパシタで構成されているが、ＭＯＳキャパシタ等が可能である。抵抗３６は、例えば、ＭＯＳＦＥＴのドレイン−ソース間抵抗で構成されている。
【００１６】
抵抗回路１７の抵抗値は、トランジスタ３１のドレイン−ソース間抵抗値とトランジスタ３３のドレイン−ソース間抵抗値を足し合わせた抵抗値である。トランジスタ３１、３３のドレイン−ソース間抵抗は、トランジスタ３７のゲート電位で決定され、トランジスタ３７のゲート電位が高いと、トランジスタ３１、３３のドレイン−ソース間抵抗は小さくなり、トランジスタ３７のゲート電位が低いと、トランジスタ３１、３３のドレイン−ソース間抵抗は大きくなる。トランジスタ３７のゲート電位は、電流源３８の電流値で決まることから電流源３８の電流値を変えることにより、抵抗回路１７を可変抵抗回路として使用することも可能である。電流源３８を構成する回路及びその電流値を変える方法は、周知の技術を使用可能である。電流源３８は、例えば、ＶＴ(熱電圧)比例電流源（図示略）等で構成することが可能である。
【００１７】
次に半導体装置１の動作について説明する。音声信号は、ＥＭＣ１１の電圧信号源２１により電圧信号に変換された後、コンデンサ２３を介し電圧信号Ｖ１となり出力端子２７に出力される。出力端子２７は図３に示す抵抗回路１７の端子４７に接続されている。なお、増幅回路１３に入力するバイアス電圧は０Ｖである。
【００１８】
電圧信号Ｖ１がプラス側に振れた時を考える。トランジスタ３３は、電圧供給回路４３により、ゲート電位が常に一定のバイアス電圧でバイアスされているため、トランジスタ３３のゲート−ソース間電圧Ｖｇｓは変化せず、トランジスタ３３のドレイン−ソース間抵抗は一定となる。なお、トランジスタ３３のゲート電位は、ハイインピーダンスとなるように、つまりしきい値電圧より低い電圧を保持するように与えられる。
【００１９】
トランジスタ３１のドレインは端子４７と接続されているため、電圧信号Ｖ１がプラス側に振れるとトランジスタ３１のドレインもプラス側に振れる。トランジスタ３１のドレイン−ゲート間にコンデンサ３５が接続されていることから、トランジスタ３１のゲートはトランジスタ３１のドレインと同様プラス側に振れる。その結果トランジスタ３１のゲート−ソース間電圧Ｖｇｓ大きくなり、トランジスタ３１のドレイン−ソース間抵抗Ｒｄｓは小さくなる。なお、トランジスタ３１のゲート電位は、ハイインピーダンスとなるように、つまりしきい値電圧より低い電圧を保持するように与えられる。ハイパスフィルタ４１により、電圧信号Ｖ１は、例えば、約１Ｈｚ以下の周波数がカットされる。
【００２０】
次に、電圧信号Ｖ１がマイナス側に振れた時を考える。トランジスタ３３は、電圧供給回路４３により、ゲート電位が常に一定のバイアス電圧でバイアスされているため、トランジスタ３３のＶｇｓは変化せず、トランジスタ３３のドレイン−ソース間抵抗は一定となる。一方、トランジスタ３１は、トランジスタ３１のドレインが端子４７と接続されているため、電圧信号Ｖ１がマイナス側に振れるとトランジスタ３１のドレインもマイナス側に振れる。またトランジスタ３１のドレイン−ゲート間にコンデンサ３５が接続されていることから、トランジスタ３１のゲートはトランジスタ３１のドレイン同様マイナス側に振れる。その結果、トランジスタ３１のＶｇｓは小さくなり、ドレイン−ソース間抵抗は大きくなる。
【００２１】
以上纏めると、トランジスタ３１のドレイン−ソース間抵抗は、電圧信号Ｖ１がプラス側に振れた時は小さくなり、電圧信号Ｖ１がマイナス側に振れた時は大きくなる。また、トランジスタ３３のドレイン−ソース間抵抗Ｒｄｓは、電圧信号Ｖ１に依らず一定である。トランジスタ３１、トランジスタ３３の抵抗比が１：１とすると、全抵抗値（トランジスタ３１とトランジスタ３３のドレイン−ソース間抵抗を合わせた抵抗値）に占める電圧信号Ｖ１に依存する抵抗値（トランジスタ３１のドレイン−ソース間抵抗）の割合は、トランジスタ３３が無い場合（図４に示す比較例参照）の１／２となる。このように、半導体装置１では、電圧信号Ｖ１がプラス側及びマイナス側に振れた時のドレイン−ソース間抵抗Ｒｄｓの変化率が小さくなることから、電圧信号Ｖ１に対する抵抗値の線形性が改善され、電圧信号Ｖ１の歪みが改善される。
【００２２】
図４に示すように、抵抗回路１７を有する半導体装置１に対する比較例として、抵抗回路５１を適用した半導体装置の場合を考える。抵抗回路５１は、抵抗回路１７から、トランジスタ３３を省略した回路構成を有している。従って、トランジスタ３１のソースが接地４９に接続されている。
【００２３】
図５は、縦軸に全高調波歪み率、横軸に周波数を取って示される。図５に示すように、実線は本実施形態の半導体装置１の場合、点線は抵抗回路１７を抵抗回路５１に置き換えた比較例の半導体装置の場合である。半導体装置１は、比較例の半導体装置と比較して、全高調波歪み率が２０〜１０００Ｈｚにわたって、２ｄＢを超える改善が見られる。なお、全高調波歪み率は、基本となる周波数の電圧信号に対する各高調波の電圧信号の和の割合を表わし、全高調波歪み率が大きいと線形性の悪い電圧信号が形成されることになる。
【００２４】
上述したように、本実施形態の半導体装置１は、ハイパスフィルタ４１を有するトランジスタ３１にハイパスフィルタを有しないトランジスタ３３を縦続接続している。その結果、抵抗回路１７のバイアス抵抗（トランジスタ３１とトランジスタ３３のドレイン−ソース間抵抗を合わせた抵抗値）の変動が改善され、全高調波歪み率の低減が可能となる。すなわち、半導体装置１は、抵抗回路１７を有することにより、線形性の悪化を抑制可能である。電圧信号Ｖ１が大振幅となった場合、バイアス抵抗の変動の改善が著しい。
【００２５】
抵抗回路１７は、トランジスタ３７のゲート電位が、電流源３８の電流値で決まる。トランジスタ３７のゲート電位は、トランジスタ３１、３３のゲート電位を決める。従って、電流源３８の電流値を変えることにより、縦続に接続されたトランジスタ３１、３３で構成される抵抗を変えることが可能となる。抵抗回路１７は、可変抵抗器として使用することも可能である。
【００２６】
本発明の第１の実施形態の変形例に係る半導体装置の抵抗回路について、図６を参照しながら説明する。第１の実施形態とは、トランジスタがｐチャネルＭＯＳＦＥＴである点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００２７】
図６に示すように、抵抗回路９０は、縦続接続された抵抗となるトランジスタ９１、９２、コンデンサ３５及び抵抗３６からなるハイパスフィルタ４１、並びに電圧供給回路９７で構成されている。トランジスタ９１のゲートとドレインの間にコンデンサ３５が接続され、抵抗３６の一端がトランジスタ９１のゲートに接続されている。トランジスタ９２のドレインとトランジスタ９１のソースが接続され、トランジスタ９２のゲートと抵抗３６の他端が接続され、トランジスタ９２のソースがソース側電源である電源４８に接続されている。
【００２８】
電圧供給回路９７は、電流源３８の一端がドレイン側電源である接地４９、他端がダイオード接続されたトランジスタ９３のドレイン及びゲートに接続され、トランジスタ９３のゲートがトランジスタ９２のゲート及び抵抗３６の他端に接続され、トランジスタ９３のソースが電源４８に接続されている。トランジスタ９１のドレインが端子４７に接続される。
【００２９】
本変形例の半導体装置の抵抗回路９０は、第１の実施形態の半導体装置１の抵抗回路１７と同様な動作が可能である。その結果、抵抗回路９０を有する半導体装置は、半導体装置１が有する効果を同様に有している。抵抗回路９０は、電源電圧付近の回路をバイアスする場合に特に有効である。
【００３０】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図７を参照しながら説明する。第１の実施形態の半導体装置との違いは、ＥＭＣからの出力信号に限定しない他のアナログ信号に対するバイアス用抵抗回路を構成する点にある。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３１】
図７に示すように、半導体装置２は、入力信号の端子が抵抗６１を介して増幅回路６２に接続され、抵抗６１と増幅回路６２との間に、抵抗回路１７の端子４７が接続されている。
【００３２】
半導体装置２は、抵抗回路１７を可変抵抗器として適用することにより、アッテネート（減衰）量の調整が可能なアッテネータ回路を有する。入力信号は、例えば、インピーダンスの高いオーディオ信号等である。抵抗回路１７の縦続に接続されたトランジスタ３１、３３の抵抗を変える方法は、第１の実施形態で述べたように、電流源３８の電流値を変えることにより実施できる。
【００３３】
半導体装置２は、第１の実施形態の半導体装置１が有する線形性の悪化の抑制を、同様に、可能とする。その上、半導体装置２は、抵抗回路１７の抵抗を最も適する値として、入力信号をアッテネートすることができる。
【００３４】
次に、第２の実施形態の変形例１に係る半導体装置を説明する。第１及び第２の実施形態の抵抗回路１７は、その一部を変更した抵抗回路７１として、別の半導体装置に適用可能である。図８に示すように、半導体装置３は、抵抗回路７１のトランジスタ３１、３７のソース（端子７５）が入力信号の端子に接続され、トランジスタ３１のドレイン、すなわち端子４７を出力信号の端子とする。端子４７は、増幅回路７２に入力され、同時に、コンデンサ７３を介して接地されている。つまり、抵抗回路７１の縦続接続されたトランジスタ３１、３３とコンデンサ７３で構成されたローパスフィルタが形成されている。
【００３５】
半導体装置３は、抵抗回路７１の縦続接続されたトランジスタ３１、３３の抵抗値を最も適する値とすることで、カットオフ周波数の調整が可能なローパスフィルタを有している。半導体装置３はやはり線形性が優れている。
【００３６】
第２の実施形態の変形例２に係る半導体装置を説明する。第１及び第２の実施形態の抵抗回路１７は、その一部を変更した抵抗回路８３として、更に別の半導体装置に適用可能である。図９に示すように、半導体装置４は、抵抗８１の一端が入力信号の端子に接続され、抵抗８１の他端が増幅回路８２の入力端子に接続されている。抵抗回路８３のトランジスタ３１、３７のソース（端子８５）が増幅回路８２の入力端子に接続され、トランジスタ３１のドレイン、すなわち端子４７が増幅回路８２の出力端子に接続されている。つまり、抵抗回路８３は、帰還回路を構成している。
【００３７】
半導体装置４は、抵抗回路８３の縦続接続されたトランジスタ３１、３３の抵抗値を最も適する値とすることで、利得調整が可能な帰還アンプを有している。また、抵抗値を最も適する値とすることにより、半導体装置４は、信号電圧の線形性の悪化を抑制可能である。
【００３８】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００３９】
例えば、実施形態では、第１、第２、及び第３のトランジスタは全てｎチャネルＭＯＳＦＥＴ構成または全てｐチャネルＭＯＳＦＥＴ構成である例を示したが、第１、第２、及び第３のトランジスタはバイポーラトランジスタであることが可能である。
【００４０】
本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） アナログ信号が入力される入力端子と、ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えている半導体装置。
【００４１】
（付記２） 前記入力端子は、インピーダンス変換回路の入力である付記１に記載の半導体装置。
【００４２】
（付記３） 前記第１、第２、及び第３のトランジスタはバイポーラトランジスタである付記１に記載の半導体装置。
【００４３】
（付記４） 前記抵抗はＭＯＳＦＥＴで構成される付記１に記載の半導体装置。
【００４４】
（付記５） 前記抵抗回路は、前記入力端子に一端が接続された抵抗の他端と増幅回路との間に接続される付記１に記載の半導体装置。
【００４５】
（付記６） 増幅回路の入力端子及び出力端子と、ドレインが前記出力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースが前記入力端子に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えている半導体装置。
【符号の説明】
【００４６】
１、２、３、４ 半導体装置
１１ ＥＣＭ（エレクトレットコンデンサマイクロフォン）
１３、６２、７２、８２ 増幅回路
１５ ＡＤコンバータ
１７、５１、７１、８３、９０ 抵抗回路
２１ 電圧信号源
２３、２５ コンデンサ
２７ 出力端子
３１、３３、３７、９１、９２、９３ トランジスタ
３５、７３ コンデンサ
３６、６１、８１ 抵抗
３８、９５ 電流源
４１ ハイパスフィルタ
４３、９７ 電圧供給回路
４７、７５、８５ 端子
４８ 電源
４９ 接地
【技術分野】
【０００１】
本発明の実施形態は、バイアス用抵抗回路を有する半導体装置に関する。
【背景技術】
【０００２】
携帯電話、ＩＣレコーダ（デジタル録音機器）、ＰＣ（パーソナルコンピュータ）等にエレクトレットコンデンサマイクロフォン（以下、ＥＣＭという）が用いられている。ＥＣＭの出力は周波数が低く、インピーダンスが極めて高く、そのため、増幅回路の入力は、高抵抗でバイアスされる。
【０００３】
バイアス用の高抵抗は、半導体装置のＭＯＳＦＥＴ製造工程に整合するように、例えば、ＭＯＳＦＥＴのドレイン−ソース間抵抗を用いた抵抗回路で形成されることが多く、ゲート電位はしきい値電圧より低い電圧範囲で使用される。
【０００４】
増幅回路の入力に接続されたバイアス用の抵抗回路において、大信号振幅が入力信号となった場合、バイアス電圧が変動し、その変動により増幅回路の歪み特性が悪化し、全高調波歪み率が大きくなる恐れがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６‐２４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、線形性の悪化を抑制可能な抵抗回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態の一態様の半導体装置は、アナログ信号が入力される入力端子と、ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えていることを特徴とする
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示すブロック図。
【図２】本発明の第１の実施形態に係る半導体装置のＥＣＭの回路構成を模式的に示す図。
【図３】本発明の第１の実施形態に係る半導体装置の抵抗回路の構成を模式的に示す図。
【図４】本発明の第１の実施形態に係る半導体装置の抵抗回路の比較例の構成を模式的に示す図。
【図５】本発明の第１の実施形態に係る半導体装置の全高調波歪み率を示す図。
【図６】本発明の第１の実施形態の変形例に係る半導体装置の抵抗回路の構成を模式的に示す図。
【図７】本発明の第２の実施形態に係る半導体装置の構成を模式的に示すブロック図。
【図８】本発明の第２の実施形態の変形例１に係る半導体装置の構成を模式的に示すブロック図。
【図９】本発明の第２の実施形態の変形例２に係る半導体装置の構成を模式的に示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１０】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１乃至図５を参照しながら説明する。
【００１１】
図１に示すように、半導体装置１は、外付けのＥＣＭ（エレクトレットコンデンサマイクロフォン）１１に接続される。半導体装置１は、増幅回路１３、ΔΣＡＤＣ（Analog-Digital Converter）と呼ばれるＡＤコンバータ１５、及びバイアス用の抵抗回路１７を有している。入力する音声信号はＥＣＭ１１によって電気信号に変換された後、インピーダンス変換機能を有する増幅回路１３に入力して増幅され、ＡＤコンバータ１５によりデジタル信号へと変換され、出力される。ＥＣＭ１１の出力信号は、抵抗回路１７によりバイアスされて、増幅回路１３に入力する。ＥＣＭ１１は、モノリシックにＩＣ化された半導体装置１とは異なる基板またはパッケージに形成されるが、半導体装置１と同じ基板に塔載または形成されることは可能である。
【００１２】
図２はＥＣＭ１１の等価回路図である。図２において、電圧信号源２１は電気信号へ変換される外部からの音声信号源を表しており、電圧信号Ｖ１は電気信号へ変換された音声信号電圧を表わしている。コンデンサ２３、２５は内部等価容量を有しており、コンデンサ２３の一端は電圧信号源２１の一端に接続され、コンデンサ２３の他端はコンデンサ２５の一端と出力端子２７に接続されている。電圧信号源２１及びコンデンサ２５の他端は接地されている。
【００１３】
図３に示すように、抵抗回路１７は、縦続接続された抵抗となるトランジスタ３１、３３、コンデンサ３５及び抵抗３６からなるハイパスフィルタ４１、並びに電圧供給回路４３で構成されている。第１のトランジスタであるトランジスタ３１のゲートとドレインの間にコンデンサ３５が接続され、抵抗３６の一端がトランジスタ３１のゲートに接続されている。第２のトランジスタであるトランジスタ３３のドレインとトランジスタ３１のソースが接続され、トランジスタ３３のゲートと抵抗３６の他端が接続され、トランジスタ３３のソースがソース側電源である接地４９に接続されている。
【００１４】
電圧供給回路４３は、電流源３８の一端がドレイン側電源である電源４８、他端がダイオード接続された第３のトランジスタであるトランジスタ３７のドレイン及びゲートに接続され、トランジスタ３７のゲートがトランジスタ３３のゲート及び抵抗３６の他端に接続され、トランジスタ３７のソースが接地４９に接続されている。トランジスタ３１のドレインが端子４７に接続され、端子４７はＥＣＭ１１の出力端子２７に接続される。
【００１５】
トランジスタ３１、３３、３７は、例えば、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。コンデンサ３５は、例えば、ＭＩＭ（Metal-Insulator-Metal）キャパシタで構成されているが、ＭＯＳキャパシタ等が可能である。抵抗３６は、例えば、ＭＯＳＦＥＴのドレイン−ソース間抵抗で構成されている。
【００１６】
抵抗回路１７の抵抗値は、トランジスタ３１のドレイン−ソース間抵抗値とトランジスタ３３のドレイン−ソース間抵抗値を足し合わせた抵抗値である。トランジスタ３１、３３のドレイン−ソース間抵抗は、トランジスタ３７のゲート電位で決定され、トランジスタ３７のゲート電位が高いと、トランジスタ３１、３３のドレイン−ソース間抵抗は小さくなり、トランジスタ３７のゲート電位が低いと、トランジスタ３１、３３のドレイン−ソース間抵抗は大きくなる。トランジスタ３７のゲート電位は、電流源３８の電流値で決まることから電流源３８の電流値を変えることにより、抵抗回路１７を可変抵抗回路として使用することも可能である。電流源３８を構成する回路及びその電流値を変える方法は、周知の技術を使用可能である。電流源３８は、例えば、ＶＴ(熱電圧)比例電流源（図示略）等で構成することが可能である。
【００１７】
次に半導体装置１の動作について説明する。音声信号は、ＥＭＣ１１の電圧信号源２１により電圧信号に変換された後、コンデンサ２３を介し電圧信号Ｖ１となり出力端子２７に出力される。出力端子２７は図３に示す抵抗回路１７の端子４７に接続されている。なお、増幅回路１３に入力するバイアス電圧は０Ｖである。
【００１８】
電圧信号Ｖ１がプラス側に振れた時を考える。トランジスタ３３は、電圧供給回路４３により、ゲート電位が常に一定のバイアス電圧でバイアスされているため、トランジスタ３３のゲート−ソース間電圧Ｖｇｓは変化せず、トランジスタ３３のドレイン−ソース間抵抗は一定となる。なお、トランジスタ３３のゲート電位は、ハイインピーダンスとなるように、つまりしきい値電圧より低い電圧を保持するように与えられる。
【００１９】
トランジスタ３１のドレインは端子４７と接続されているため、電圧信号Ｖ１がプラス側に振れるとトランジスタ３１のドレインもプラス側に振れる。トランジスタ３１のドレイン−ゲート間にコンデンサ３５が接続されていることから、トランジスタ３１のゲートはトランジスタ３１のドレインと同様プラス側に振れる。その結果トランジスタ３１のゲート−ソース間電圧Ｖｇｓ大きくなり、トランジスタ３１のドレイン−ソース間抵抗Ｒｄｓは小さくなる。なお、トランジスタ３１のゲート電位は、ハイインピーダンスとなるように、つまりしきい値電圧より低い電圧を保持するように与えられる。ハイパスフィルタ４１により、電圧信号Ｖ１は、例えば、約１Ｈｚ以下の周波数がカットされる。
【００２０】
次に、電圧信号Ｖ１がマイナス側に振れた時を考える。トランジスタ３３は、電圧供給回路４３により、ゲート電位が常に一定のバイアス電圧でバイアスされているため、トランジスタ３３のＶｇｓは変化せず、トランジスタ３３のドレイン−ソース間抵抗は一定となる。一方、トランジスタ３１は、トランジスタ３１のドレインが端子４７と接続されているため、電圧信号Ｖ１がマイナス側に振れるとトランジスタ３１のドレインもマイナス側に振れる。またトランジスタ３１のドレイン−ゲート間にコンデンサ３５が接続されていることから、トランジスタ３１のゲートはトランジスタ３１のドレイン同様マイナス側に振れる。その結果、トランジスタ３１のＶｇｓは小さくなり、ドレイン−ソース間抵抗は大きくなる。
【００２１】
以上纏めると、トランジスタ３１のドレイン−ソース間抵抗は、電圧信号Ｖ１がプラス側に振れた時は小さくなり、電圧信号Ｖ１がマイナス側に振れた時は大きくなる。また、トランジスタ３３のドレイン−ソース間抵抗Ｒｄｓは、電圧信号Ｖ１に依らず一定である。トランジスタ３１、トランジスタ３３の抵抗比が１：１とすると、全抵抗値（トランジスタ３１とトランジスタ３３のドレイン−ソース間抵抗を合わせた抵抗値）に占める電圧信号Ｖ１に依存する抵抗値（トランジスタ３１のドレイン−ソース間抵抗）の割合は、トランジスタ３３が無い場合（図４に示す比較例参照）の１／２となる。このように、半導体装置１では、電圧信号Ｖ１がプラス側及びマイナス側に振れた時のドレイン−ソース間抵抗Ｒｄｓの変化率が小さくなることから、電圧信号Ｖ１に対する抵抗値の線形性が改善され、電圧信号Ｖ１の歪みが改善される。
【００２２】
図４に示すように、抵抗回路１７を有する半導体装置１に対する比較例として、抵抗回路５１を適用した半導体装置の場合を考える。抵抗回路５１は、抵抗回路１７から、トランジスタ３３を省略した回路構成を有している。従って、トランジスタ３１のソースが接地４９に接続されている。
【００２３】
図５は、縦軸に全高調波歪み率、横軸に周波数を取って示される。図５に示すように、実線は本実施形態の半導体装置１の場合、点線は抵抗回路１７を抵抗回路５１に置き換えた比較例の半導体装置の場合である。半導体装置１は、比較例の半導体装置と比較して、全高調波歪み率が２０〜１０００Ｈｚにわたって、２ｄＢを超える改善が見られる。なお、全高調波歪み率は、基本となる周波数の電圧信号に対する各高調波の電圧信号の和の割合を表わし、全高調波歪み率が大きいと線形性の悪い電圧信号が形成されることになる。
【００２４】
上述したように、本実施形態の半導体装置１は、ハイパスフィルタ４１を有するトランジスタ３１にハイパスフィルタを有しないトランジスタ３３を縦続接続している。その結果、抵抗回路１７のバイアス抵抗（トランジスタ３１とトランジスタ３３のドレイン−ソース間抵抗を合わせた抵抗値）の変動が改善され、全高調波歪み率の低減が可能となる。すなわち、半導体装置１は、抵抗回路１７を有することにより、線形性の悪化を抑制可能である。電圧信号Ｖ１が大振幅となった場合、バイアス抵抗の変動の改善が著しい。
【００２５】
抵抗回路１７は、トランジスタ３７のゲート電位が、電流源３８の電流値で決まる。トランジスタ３７のゲート電位は、トランジスタ３１、３３のゲート電位を決める。従って、電流源３８の電流値を変えることにより、縦続に接続されたトランジスタ３１、３３で構成される抵抗を変えることが可能となる。抵抗回路１７は、可変抵抗器として使用することも可能である。
【００２６】
本発明の第１の実施形態の変形例に係る半導体装置の抵抗回路について、図６を参照しながら説明する。第１の実施形態とは、トランジスタがｐチャネルＭＯＳＦＥＴである点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００２７】
図６に示すように、抵抗回路９０は、縦続接続された抵抗となるトランジスタ９１、９２、コンデンサ３５及び抵抗３６からなるハイパスフィルタ４１、並びに電圧供給回路９７で構成されている。トランジスタ９１のゲートとドレインの間にコンデンサ３５が接続され、抵抗３６の一端がトランジスタ９１のゲートに接続されている。トランジスタ９２のドレインとトランジスタ９１のソースが接続され、トランジスタ９２のゲートと抵抗３６の他端が接続され、トランジスタ９２のソースがソース側電源である電源４８に接続されている。
【００２８】
電圧供給回路９７は、電流源３８の一端がドレイン側電源である接地４９、他端がダイオード接続されたトランジスタ９３のドレイン及びゲートに接続され、トランジスタ９３のゲートがトランジスタ９２のゲート及び抵抗３６の他端に接続され、トランジスタ９３のソースが電源４８に接続されている。トランジスタ９１のドレインが端子４７に接続される。
【００２９】
本変形例の半導体装置の抵抗回路９０は、第１の実施形態の半導体装置１の抵抗回路１７と同様な動作が可能である。その結果、抵抗回路９０を有する半導体装置は、半導体装置１が有する効果を同様に有している。抵抗回路９０は、電源電圧付近の回路をバイアスする場合に特に有効である。
【００３０】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図７を参照しながら説明する。第１の実施形態の半導体装置との違いは、ＥＭＣからの出力信号に限定しない他のアナログ信号に対するバイアス用抵抗回路を構成する点にある。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３１】
図７に示すように、半導体装置２は、入力信号の端子が抵抗６１を介して増幅回路６２に接続され、抵抗６１と増幅回路６２との間に、抵抗回路１７の端子４７が接続されている。
【００３２】
半導体装置２は、抵抗回路１７を可変抵抗器として適用することにより、アッテネート（減衰）量の調整が可能なアッテネータ回路を有する。入力信号は、例えば、インピーダンスの高いオーディオ信号等である。抵抗回路１７の縦続に接続されたトランジスタ３１、３３の抵抗を変える方法は、第１の実施形態で述べたように、電流源３８の電流値を変えることにより実施できる。
【００３３】
半導体装置２は、第１の実施形態の半導体装置１が有する線形性の悪化の抑制を、同様に、可能とする。その上、半導体装置２は、抵抗回路１７の抵抗を最も適する値として、入力信号をアッテネートすることができる。
【００３４】
次に、第２の実施形態の変形例１に係る半導体装置を説明する。第１及び第２の実施形態の抵抗回路１７は、その一部を変更した抵抗回路７１として、別の半導体装置に適用可能である。図８に示すように、半導体装置３は、抵抗回路７１のトランジスタ３１、３７のソース（端子７５）が入力信号の端子に接続され、トランジスタ３１のドレイン、すなわち端子４７を出力信号の端子とする。端子４７は、増幅回路７２に入力され、同時に、コンデンサ７３を介して接地されている。つまり、抵抗回路７１の縦続接続されたトランジスタ３１、３３とコンデンサ７３で構成されたローパスフィルタが形成されている。
【００３５】
半導体装置３は、抵抗回路７１の縦続接続されたトランジスタ３１、３３の抵抗値を最も適する値とすることで、カットオフ周波数の調整が可能なローパスフィルタを有している。半導体装置３はやはり線形性が優れている。
【００３６】
第２の実施形態の変形例２に係る半導体装置を説明する。第１及び第２の実施形態の抵抗回路１７は、その一部を変更した抵抗回路８３として、更に別の半導体装置に適用可能である。図９に示すように、半導体装置４は、抵抗８１の一端が入力信号の端子に接続され、抵抗８１の他端が増幅回路８２の入力端子に接続されている。抵抗回路８３のトランジスタ３１、３７のソース（端子８５）が増幅回路８２の入力端子に接続され、トランジスタ３１のドレイン、すなわち端子４７が増幅回路８２の出力端子に接続されている。つまり、抵抗回路８３は、帰還回路を構成している。
【００３７】
半導体装置４は、抵抗回路８３の縦続接続されたトランジスタ３１、３３の抵抗値を最も適する値とすることで、利得調整が可能な帰還アンプを有している。また、抵抗値を最も適する値とすることにより、半導体装置４は、信号電圧の線形性の悪化を抑制可能である。
【００３８】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００３９】
例えば、実施形態では、第１、第２、及び第３のトランジスタは全てｎチャネルＭＯＳＦＥＴ構成または全てｐチャネルＭＯＳＦＥＴ構成である例を示したが、第１、第２、及び第３のトランジスタはバイポーラトランジスタであることが可能である。
【００４０】
本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） アナログ信号が入力される入力端子と、ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えている半導体装置。
【００４１】
（付記２） 前記入力端子は、インピーダンス変換回路の入力である付記１に記載の半導体装置。
【００４２】
（付記３） 前記第１、第２、及び第３のトランジスタはバイポーラトランジスタである付記１に記載の半導体装置。
【００４３】
（付記４） 前記抵抗はＭＯＳＦＥＴで構成される付記１に記載の半導体装置。
【００４４】
（付記５） 前記抵抗回路は、前記入力端子に一端が接続された抵抗の他端と増幅回路との間に接続される付記１に記載の半導体装置。
【００４５】
（付記６） 増幅回路の入力端子及び出力端子と、ドレインが前記出力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースが前記入力端子に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路とを備えている半導体装置。
【符号の説明】
【００４６】
１、２、３、４ 半導体装置
１１ ＥＣＭ（エレクトレットコンデンサマイクロフォン）
１３、６２、７２、８２ 増幅回路
１５ ＡＤコンバータ
１７、５１、７１、８３、９０ 抵抗回路
２１ 電圧信号源
２３、２５ コンデンサ
２７ 出力端子
３１、３３、３７、９１、９２、９３ トランジスタ
３５、７３ コンデンサ
３６、６１、８１ 抵抗
３８、９５ 電流源
４１ ハイパスフィルタ
４３、９７ 電圧供給回路
４７、７５、８５ 端子
４８ 電源
４９ 接地
【特許請求の範囲】
【請求項１】
アナログ信号が入力される入力端子と、
ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記アナログ信号は、エレクトレットコンデンサマイクロフォンの出力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗及び前記コンデンサはハイパスフィルタを構成することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電圧供給回路は、定電流源、及び、ソースが前記ソース側電源に接続され、ドレインが前記定電流源を介してドレイン側電源に接続され、ドレインとゲートが接続された第３のトランジスタで構成され、前記定電流源の電流切り替えにより出力電圧を可変とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１、第２及び第３のトランジスタは、全てｎチャネルＭＯＳＦＥＴ構成または全てｐチャネルＭＯＳＦＥＴ構成であることを特徴とする請求項４に記載の半導体装置。
【請求項１】
アナログ信号が入力される入力端子と、
ドレインが前記入力端子に接続され、ゲートが抵抗の一端に接続された第１のトランジスタ、ドレインが前記第１のトランジスタのソースに接続され、ゲートが前記抵抗の他端に接続され、ソースがソース側電源に接続された第２のトランジスタ、前記第１のトランジスタのドレインとゲートの間に接続されたコンデンサ、並びに前記抵抗の他端及び前記第２のトランジスタのゲートと接続され、一定の電圧を供給する電圧供給回路を有する抵抗回路と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記アナログ信号は、エレクトレットコンデンサマイクロフォンの出力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗及び前記コンデンサはハイパスフィルタを構成することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電圧供給回路は、定電流源、及び、ソースが前記ソース側電源に接続され、ドレインが前記定電流源を介してドレイン側電源に接続され、ドレインとゲートが接続された第３のトランジスタで構成され、前記定電流源の電流切り替えにより出力電圧を可変とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１、第２及び第３のトランジスタは、全てｎチャネルＭＯＳＦＥＴ構成または全てｐチャネルＭＯＳＦＥＴ構成であることを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２５４３３８（Ｐ２０１１−２５４３３８Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１０−１２７３９５（Ｐ２０１０−１２７３９５）
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]