半導体装置
【課題】半導体装置に損傷を与えることなく、単体の抵抗素子自体の抵抗値を精度良く微調整する。
【解決手段】Ｐ型の半導体基板１０上にＮ型の半導体層１１が形成されている。半導体層１１の表面には薄い第２の絶縁膜１３が形成され、第１の絶縁膜１２及び第２の絶縁膜１３上にフローティングポリシリコン層１４が形成されている。フローティングポリシリコン層１４は第３の絶縁膜１５に覆われている。第３の絶縁膜１５によって覆われたフローティングポリシリコン層１４上にはポリシリコン抵抗層１６が形成されている。そして、半導体層１１とポリシリコン抵抗層１６との間に電圧を印加することにより、第２の絶縁膜１３を通してフローティングポリシリコン層１４の中に電子が注入され、ポリシリコン抵抗層１６の中に正孔蓄積層１６Ａが形成される。
【解決手段】Ｐ型の半導体基板１０上にＮ型の半導体層１１が形成されている。半導体層１１の表面には薄い第２の絶縁膜１３が形成され、第１の絶縁膜１２及び第２の絶縁膜１３上にフローティングポリシリコン層１４が形成されている。フローティングポリシリコン層１４は第３の絶縁膜１５に覆われている。第３の絶縁膜１５によって覆われたフローティングポリシリコン層１４上にはポリシリコン抵抗層１６が形成されている。そして、半導体層１１とポリシリコン抵抗層１６との間に電圧を印加することにより、第２の絶縁膜１３を通してフローティングポリシリコン層１４の中に電子が注入され、ポリシリコン抵抗層１６の中に正孔蓄積層１６Ａが形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、特に抵抗値を調整できる抵抗素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の端子間の抵抗値を調整するためにトリミングが行われていた。特許文献１には、集積回路において、端子間に２つの抵抗を接続し、１つの抵抗にトリミング素子を並列に接続して、トリミング素子の状態を変化させることにより、端子間の抵抗値を調整するようにした抵抗トリミング回路が開示されている。この場合、トリミング素子が短絡した状態では、端子間の抵抗値は、トリミング素子が接続されていない方の抵抗の抵抗値となる。一方、トリミング素子の両端に過電圧を印加することにより、トリミング素子を溶断し、短絡状態から開放状態に変化させると、端子間の抵抗値は、２つの抵抗の抵抗値の和になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８３７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の抵抗トリミング回路においては、端子間の抵抗値は、個々の抵抗の抵抗値の分だけしか変化させることができないこと、さらに一度抵抗を溶断すると、再度接続することができないことより、抵抗値の微調整は困難であった。また、トリミング素子に対する過電圧印加により発生する熱により、集積回路の絶縁膜等にクラック等の損傷が生じるおそれがあった。上述の抵抗トリミング回路では過電圧印加によりトリミング素子を溶断しているが、レーザー照射によりトリミング素子を溶断する場合にも同様の問題が生じる。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に形成された第２導電型の半導体層と、前記半導体基板の表面に形成された第１の絶縁膜と、前記半導体層の表面に形成され、前記第１の絶縁膜より薄い第２の絶縁膜と、前記第１及び前記第２の絶縁膜上に形成され、電気的にフローティング状態のフローティング半導体層と、前記フローティング半導体層を覆う第３の絶縁膜と、前記第３の絶縁膜によって覆われた前記フローティング半導体層上に形成された半導体抵抗層と、を備え、前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記第２の絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする。
【０００６】
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に形成された第２の導電型の半導体層と、前記半導体層の表面に形成された第１導電型の半導体抵抗層と、前記半導体抵抗層の表面から前記半導体層の中に到達するように形成されたトレンチと、前記トレンチの底面及び側壁を覆う絶縁膜と、前記トレンチの側壁上に前記絶縁膜を介して形成されたフローティング半導体層と、を備え、前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする。
【発明の効果】
【０００７】
本発明は、従来の抵抗トリミング回路とは異なり、単体の抵抗素子自体の抵抗値を電気的に調整可能にしたものであり、半導体装置の絶縁膜等に損傷を与えることなく、その抵抗値を精度良く微調整することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置を示す断面図及び平面図である。
【図２】図１の断面図の部分拡大図である。
【図３】図１の半導体装置を説明する等価回路図である。
【図４】本発明の第２の実施形態による半導体装置を示す断面図である。
【図５】本発明の第２の実施形態による半導体装置におけるポリシリコン抵抗層のシート抵抗の調整特性を示す図である。
【発明を実施するための形態】
【０００９】
［第１の実施形態］
本発明の第１の実施形態による半導体装置について、図面を参照して説明する。図１（Ａ）は、この半導体装置の断面図であり、図１（Ｂ）は、その平面図である。図１（Ａ）は、図１（Ｂ）におけるＡ−Ａ線に沿った断面図になっている。
【００１０】
図示のように、Ｐ型の単結晶からなる半導体基板１０の表面にＮ型の半導体層１１が形成されている。この半導体基板１０の表面に第１の絶縁膜１２が形成されている。第１の絶縁膜１２は、ＬＯＣＯＳ絶縁膜など膜厚の厚い絶縁膜により形成されることが好ましい。Ｎ型の半導体層１１の表面には、第１の絶縁膜１２の端部と接触した第２の絶縁膜１３が形成されている。
【００１１】
これらの第１の絶縁膜１２及び第２の絶縁膜１３上に、ポリシリコンからなる電気的にフローティング状態のフローティングポリシリコン層１４が形成されている。このフローティングポリシリコン層１４を覆って、第３の絶縁膜１５が形成されている。そして、第３の絶縁膜１５によって覆われたフローティングポリシリコン層１４上にポリシリコン抵抗層１６が形成されている。ポリシリコン抵抗層１６は、ポリシリコンにボロン等のＰ型の不純物が添加されてなるＰ型の半導体抵抗層である。
【００１２】
さらに、フローティングポリシリコン層１４に隣接して、Ｎ型の半導体層１１の表面の一部に、Ｎ＋型のコンタクト層１１Ａが形成されている。このコンタクト層１１Ａとポリシリコン抵抗層１６は、それぞれ、端子Ｔ１と端子Ｔ２を介して、電圧印加手段５０に接続されている。電圧印加手段５０は、電子注入モードと、電子引き抜きモードの各モードに応じて、Ｎ型の半導体層１１とポリシリコン抵抗層１６との間に電圧を印加するものである。この電圧印加手段５０は、半導体装置の一部として形成されても良いし、半導体装置の外部に設けられても良い。したがって、半導体装置を封止する前、封止した後のどちらでも抵抗値を調整することが可能である。
【００１３】
また、図１（Ｂ）の平面図に示すように、フローティングポリシリコン層１４、ポリシリコン抵抗層１６はストライプ状に形成されている。電圧印加手段５０と接続されるポリシリコン抵抗層１６の端子Ｔ２は、例えばポリシリコン抵抗層１６の長手方向の両端部に形成されている。これらの端子Ｔ２，Ｔ２は、ポリシリコン抵抗層１６の端子としても用いられる。フローティングポリシリコン層１４、ポリシリコン抵抗層１６のパターンは、ストライプ状ではなく、ジグザグ状等の他のパターンで形成されてもよい。
【００１４】
以下に、ポリシリコン抵抗層１６の抵抗値を調整する方法について図２の部分拡大図を参照して説明する。
【００１５】
まず、電子注入モードについて説明する。この場合、半導体基板１０を接地し、電圧印加手段５０により、ポリシリコン抵抗層１６にＮ型の半導体層１１より高い電圧を印加する。例えば、Ｎ型の半導体層１１に０Ｖ、ポリシリコン抵抗層１６に１２Ｖを印加する。この場合、Ｎ型の半導体層１１に負電圧を印加し、ポリシリコン抵抗層１６に正電圧を印加しても良い。
【００１６】
すると、Ｎ型の半導体層１１からフローティングポリシリコン層１４に、第２の絶縁膜１３を通してファウラー・ノルドハイム・トンネル電流以下、ＦＮトンネル電流というが流れ、フローティングポリシリコン層１４に電子が注入される。ＦＮトンネル電流を効率的に流すために、第２の絶縁膜１３の膜厚は約９ｎｍであることが好ましい。
【００１７】
フローティングポリシリコン層１４に電子が注入されると、ポリシリコン抵抗層１６の第２の絶縁膜１３に近い部分に、ポリシリコン抵抗層１６中の正孔が、フローティングポリシリコン層１４中の電子によって誘引されて蓄積されることにより、ポリシリコン抵抗層１６の他の部分より正孔の濃度が高い正孔蓄積層１６Ａが形成される。
【００１８】
この場合、フローティングポリシリコン層１４は電気的に浮遊状態になっているので、フローティングポリシリコン層１４の中に注入された電子は、その中に保持されることになる。したがって、フローティングポリシリコン層１４の中に注入された電子が保持されている限り、正孔蓄積層１６Ａも消滅することなく維持される。
【００１９】
Ｐ型のポリシリコン抵抗層１６に正孔蓄積層１６Ａが形成されると、正孔蓄積層１６Ａが形成された部分の抵抗値が低下し、ポリシリコン抵抗層１６の抵抗値は全体としても低下することになる。即ち、ポリシリコン抵抗層１６の抵抗値を調整することができるが、この時の抵抗値の変化の大きさは、電圧印加手段５０による印加電圧とその印加時間によって微調整することができる。この場合、定性的には印加電圧が大きいほど、印加時間が長いほど、正孔蓄積層１６Ａの正孔濃度は高くなるので、正孔濃度が飽和しない限り、ポリシリコン抵抗層１６の抵抗値は大きく低下することになる。
【００２０】
そのため、本実施形態の半導体装置によれば、従来例の抵抗トリミング回路と比べて、格段にポリシリコン抵抗層１６の抵抗値を精度良く微調整することができる。また、従来例の抵抗トリミング回路のようにトリミング素子を溶断する必要がないため、半導体装置に損傷を与えることがないという利点を有している。
【００２１】
また、ポリシリコン抵抗層１６は、抵抗として用いられる際に高電圧が印加されると、その電圧依存性によって、その抵抗値が上昇する場合がある。この場合においても、本実施形態の半導体装置によれば、ポリシリコン抵抗層１６の抵抗値の変動をキャンセルすることができる。
【００２２】
ポリシリコン抵抗層１６の抵抗値の調整は、電圧印加手段５０による電圧印加を複数回繰り返すことにより行われてもよい。この場合、電圧印加手段５０によるにより電圧印加を行う毎に、端子Ｔ２，Ｔ２に接続された抵抗測定器を用いてポリシリコン抵抗層１６の抵抗値を測定し、その測定された抵抗値が目標値となるまで電圧印加を繰り返す。
【００２３】
次に、電子引き抜きモードについて説明する。電子引き抜きモードは、電子注入を過度に行った結果、ポリシリコン抵抗層１６の抵抗値が目標値より低下した場合に、その抵抗値を目標値に近づけるために行われる。この場合、電子注入モードとは逆に、フローティングポリシリコン層１６中の電子を半導体層１１に引き抜くことで、フローティングポリシリコン層１６中の電子濃度を下げ、正孔蓄積層１６Ａの正孔濃度を下げるものである。
【００２４】
この場合、電圧印加手段５０により、Ｎ型の半導体層１１にポリシリコン抵抗層１６より高い電圧を印加する。すると、フローティングポリシリコン層１４から半導体層１１に、第２の絶縁膜１３を通してＦＮトンネル電流が流れ、フローティングポリシリコン層１４中の電子がＮ型の半導体層１１に引き抜かれる。
【００２５】
フローティングポリシリコン層１４から電子が引き抜かれると、電子注入モードとは逆に、ポリシリコン抵抗層１６の正孔蓄積層１６Ａ中の正孔濃度が低下するので、ポリシリコン抵抗層１６の抵抗値は増加する。この場合、ポリシリコン抵抗層１６の抵抗値の調整を効率的に行うために、電子注入モードと電子引き抜きモードを組み合わせて行っても良い。
【００２６】
なお、本実施形態において、ポリシリコン抵抗層１６は、ポリシリコンにＮ型の不純物が添加されてなる抵抗層として形成されてもよい。この場合、フローティングポリシリコン層１４に電子を注入した時、ポリシリコン抵抗層１６の中には、正孔蓄積層１６Ａの代わりに、空乏層又はＰ型の反転層が形成されることにより、ポリシリコン抵抗層１６の抵抗値を変化させることができる。
【００２７】
上述した電子注入と電子引き抜きを効率的に行うためには、電圧印加手段５０による電圧印加の時に、第２の絶縁膜１３に印加される電圧Ｖ１を第３の絶縁膜１５に印加される電圧Ｖ２よりも大きくして、ＦＮトンネル電流を流しやすくすることが好ましい。そのために、Ｎ型の半導体層１１、第２の絶縁膜１３、第１の絶縁膜１２及びフローティングポリシリコン層１４で形成され、容量値Ｃ１を有する第１の容量６１と、フローティングポリシリコン層１４、第３の絶縁膜１５及びポリシリコン抵抗層１６で形成され、容量値Ｃ２を有する第２の容量６２において、Ｃ２＞Ｃ１という関係を満たすことが必要である。（図３を参照）
【００２８】
なぜならば、第１の容量６１の一対の容量端子の間に印加される電圧をＶ１とし、第２の容量６２の一対の容量端子の間に印加される電圧をＶ２とすると、Ｃ１・Ｖ１＝Ｃ２・Ｖ２であるから、Ｖ１＞Ｖ２とするためには、不等式Ｃ２＞Ｃ１が成り立つことが必要だからである。
【００２９】
この場合、第１の容量６１の一対の容量端子は、Ｎ型の半導体層１１とフローティングポリシリコン層１４である。Ｎ型の半導体層１１とフローティングポリシリコン層１４で挟まれた第２の絶縁膜１３及び第１の絶縁膜１２が、第１の容量絶縁膜になる。第２の容量６２の一対の容量端子は、フローティングポリシリコン層１４とポリシリコン抵抗層１６である。フローティングポリシリコン層１４とポリシリコン抵抗層１６で挟まれた第３の絶縁膜１５が、第２の容量絶縁膜になる。
【００３０】
ところで、Ｃ１とＣ２は近似的に以下の数式で表わすことができる。
Ｃ１＝εＳ１／ｔ１ ・・・（１）
Ｃ２＝εＳ２／ｔ２ ・・・（２）
【００３１】
ここで、Ｓ１は第２の絶縁膜１３を介してＮ型の半導体層１１とフローティングポリシリコン層１４が重畳する面積であり、Ｓ２は第３の絶縁膜１５を介してフローティングポリシリコン層１４とポリシリコン抵抗層１６が重畳する面積である。ｔ１は第２の絶縁膜１３の膜厚であり、ｔ２は第３の絶縁膜１５の膜厚であり、εは第２の絶縁膜１３及び第３の絶縁膜１５の誘電率である。
【００３２】
ただし、第１の絶縁膜１２の膜厚は、ｔ１、ｔ２に比べて十分大きいとして無視している。また、第１の絶縁膜１２の膜厚を考慮に入れた場合でも、不等式Ｃ２＞Ｃ１が成り立つ上で、第１の絶縁膜１２の膜厚は、ｔ１、ｔ２に比べて大きいことが好ましい。例えば、ｔ１＝９ｎｍ、ｔ２＝１８０ｎｍ、第１の絶縁膜１２の膜厚は２００ｎｍである。
【００３３】
不等式Ｃ２＞Ｃ１に、数式（１）、（２）を代入すると、
Ｓ２／ｔ２＞Ｓ１／ｔ１ ・・・・（３）
という不等式が導かれる。
【００３４】
したがって、Ｓ２＞Ｓ１、ｔ２＜ｔ１、であることが、不等式（３）が満たされる上で好ましいことになる。そこで、Ｓ２＞Ｓ１という関係について検討すると、ポリシリコン抵抗層１６と第３の絶縁膜１５はＳ２をできるだけ大きくするために、フローティングポリシリコン層１４の上面の全面を被覆して形成されることが好ましいことになる。
【００３５】
また、ｔ２＜ｔ１という関係について検討すると、実際の半導体製造プロセスにおいては、この関係を満たすことは難しい。例えば同じ条件の熱酸化により第２の絶縁膜１３と第３の絶縁膜１５を形成する場合、フローティングポリシリコン層１４上の第３の絶縁膜１５の成長速度は、単結晶の半導体基板１０上の第２の絶縁膜１３の成長速度より大きいからである。そこで、この点を考慮して、ｔ１≦ｔ２という条件に設定する場合には、不等式（３）が満たされるように、Ｓ１、Ｓ２を設定することが好ましい。
【００３６】
［第２の実施形態］
本発明の第２の実施形態による半導体装置について、図面を参照して説明する。図４（Ａ）は、この半導体装置の断面図であり、図４（Ｂ）は、その平面図である。図４（Ａ）は、図４（Ｂ）におけるＢ−Ｂ線に沿った断面図になっている。
【００３７】
Ｐ型の半導体基板１０上にＮ型の半導体層１１が形成され、半導体層１１の表面に、例えば０．４μｍの膜厚を有したＰ−型の抵抗層２０が形成されている。この抵抗層２０の表面からＮ型の半導体層１１の中に到達し、半導体基板１０にまで到達しない深さ、例えば１μｍの深さを有したトレンチ２１が形成されている。つまり、トレンチ２１の底部はＮ型の半導体層１１に接している。
【００３８】
トレンチ２１の底部及び側壁は絶縁膜２２によって覆われている。そして、トレンチ２１の側壁上に、絶縁膜２２を介して抵抗層２０と対向するようにフローティングポリシリコン層２３が形成されている。フローティングポリシリコン層２３には、その両端部に形成された端子Ｔ３，Ｔ３を介して電圧印加手段６０が接続されている。これらの端子Ｔ３，Ｔ３は、抵抗層２０の端子としても用いられる。
【００３９】
図４（Ｂ）に示すように、抵抗層２０は、２つのトレンチ２１，２１に挟まれた領域に、ストライプ状のパターンで形成される。抵抗層２０のパターンは、ストライプ状ではなく、ジグザグ状等の他のパターンでもよい。
【００４０】
以下に、抵抗層２０の抵抗値を調整する方法について説明する。この場合、半導体基板１０は接地されているとする。電圧印加手段６０により、端子Ｔ３を介して抵抗層２０に負電圧を印加する。すると、半導体層１１から絶縁膜２２を通ってフローティングポリシリコン層２３にＦＮトンネル電流が流れ、フローティングポリシリコン層２３に電子が注入される。ＦＮトンネル電流を効率的に流すために、絶縁膜２２の膜厚は、例えば９ｎｍであることが好ましい。
【００４１】
そして、フローティングポリシリコン層２３中に電子が注入されると、第１の実施形態と同様に、抵抗層２０の絶縁膜２２に近い部分には、抵抗層２０中の正孔がフローティングポリシリコン層２３中の電子によって誘引されて蓄積されることにより、正孔濃度の高い正孔蓄積層２０Ａが形成される。この場合、フローティングポリシリコン層２３は電気的に浮遊状態になっているので、フローティングポリシリコン層２３の中に注入された電子は、その中に保持されることになる。したがって、フローティングポリシリコン層２３の中に注入された電子が保持されている限り、正孔蓄積層２０Ａも消滅することなく維持される。
【００４２】
抵抗層２０の中に正孔蓄積層２０Ａが形成されると、正孔蓄積層２０Ａが形成された部分の抵抗値が低下し、抵抗層２０Ａの抵抗値は全体としても低下することになる。即ち、抵抗層２０Ａの抵抗値を調整することができる。この時の抵抗値の変化の大きさは、電圧印加手段６０による印加電圧とその印加時間によって微調整することができる。この場合、定性的には印加電圧が大きいほど、印加時間が長いほど、正孔蓄積層２０Ａの正孔濃度は高くなるので、正孔濃度が飽和しない限り、ポリシリコン抵抗層２０の抵抗値は大きく低下することになる。
【００４３】
図５は、本発明者の測定結果に基づく、抵抗層２０のシート抵抗値Ｒｓと印加電圧（負電圧Ｖｈ）との関係を示す図である。横軸は単位時間印加される負電圧Ｖｈ［Ｖ］を示し、その縦軸は抵抗層２０のシート抵抗値Ｒｓの変動比（％）を示している。このように、本実施形態によれば、抵抗層２０の抵抗値を精度良く微調整することができる。
【００４４】
なお、第１の実施形態と同様に、上述の電子注入とは逆に、フローティングポリシリコン層２３中の電子を半導体層１１に引き抜くことで、フローティングポリシリコン層２３中の電子濃度を下げ、正孔蓄積層２０Ａの正孔濃度を下げることができる。これにより、抵抗層２０の抵抗値が増加するように調整することができる。この場合、電圧印加手段６０により、端子Ｔ３を介して抵抗層２０に正電圧を印加する。
【００４５】
また、本実施形態は、第１の実施形態と同様に、従来例の抵抗トリミング回路のようにトリミング素子を溶断する必要がないため、半導体装置に損傷を与えることがないという利点を有している。
【００４６】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、第１の実施形態において、半導体層１１及びコンタクト層２１はＮ型であるとしたが、本発明は、これらがＰ型である場合についても適用することができる。
【符号の説明】
【００４７】
１０ 半導体基板
１１ 半導体層 １２ 第１の絶縁膜
１３ 第２の絶縁膜 １４ フローティングポリシリコン層
１５ 第３の絶縁膜 １６ ポリシリコン抵抗層
１６Ａ，２０Ａ 正孔蓄積層 ２０ 抵抗層
２１ トレンチ ２２ 絶縁膜
２３ フローティングポリシリコン層 ５０，６０ 電圧印加手段
Ｔ１，Ｔ２，Ｔ３ 端子
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、特に抵抗値を調整できる抵抗素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の端子間の抵抗値を調整するためにトリミングが行われていた。特許文献１には、集積回路において、端子間に２つの抵抗を接続し、１つの抵抗にトリミング素子を並列に接続して、トリミング素子の状態を変化させることにより、端子間の抵抗値を調整するようにした抵抗トリミング回路が開示されている。この場合、トリミング素子が短絡した状態では、端子間の抵抗値は、トリミング素子が接続されていない方の抵抗の抵抗値となる。一方、トリミング素子の両端に過電圧を印加することにより、トリミング素子を溶断し、短絡状態から開放状態に変化させると、端子間の抵抗値は、２つの抵抗の抵抗値の和になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８３７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の抵抗トリミング回路においては、端子間の抵抗値は、個々の抵抗の抵抗値の分だけしか変化させることができないこと、さらに一度抵抗を溶断すると、再度接続することができないことより、抵抗値の微調整は困難であった。また、トリミング素子に対する過電圧印加により発生する熱により、集積回路の絶縁膜等にクラック等の損傷が生じるおそれがあった。上述の抵抗トリミング回路では過電圧印加によりトリミング素子を溶断しているが、レーザー照射によりトリミング素子を溶断する場合にも同様の問題が生じる。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に形成された第２導電型の半導体層と、前記半導体基板の表面に形成された第１の絶縁膜と、前記半導体層の表面に形成され、前記第１の絶縁膜より薄い第２の絶縁膜と、前記第１及び前記第２の絶縁膜上に形成され、電気的にフローティング状態のフローティング半導体層と、前記フローティング半導体層を覆う第３の絶縁膜と、前記第３の絶縁膜によって覆われた前記フローティング半導体層上に形成された半導体抵抗層と、を備え、前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記第２の絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする。
【０００６】
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に形成された第２の導電型の半導体層と、前記半導体層の表面に形成された第１導電型の半導体抵抗層と、前記半導体抵抗層の表面から前記半導体層の中に到達するように形成されたトレンチと、前記トレンチの底面及び側壁を覆う絶縁膜と、前記トレンチの側壁上に前記絶縁膜を介して形成されたフローティング半導体層と、を備え、前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする。
【発明の効果】
【０００７】
本発明は、従来の抵抗トリミング回路とは異なり、単体の抵抗素子自体の抵抗値を電気的に調整可能にしたものであり、半導体装置の絶縁膜等に損傷を与えることなく、その抵抗値を精度良く微調整することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置を示す断面図及び平面図である。
【図２】図１の断面図の部分拡大図である。
【図３】図１の半導体装置を説明する等価回路図である。
【図４】本発明の第２の実施形態による半導体装置を示す断面図である。
【図５】本発明の第２の実施形態による半導体装置におけるポリシリコン抵抗層のシート抵抗の調整特性を示す図である。
【発明を実施するための形態】
【０００９】
［第１の実施形態］
本発明の第１の実施形態による半導体装置について、図面を参照して説明する。図１（Ａ）は、この半導体装置の断面図であり、図１（Ｂ）は、その平面図である。図１（Ａ）は、図１（Ｂ）におけるＡ−Ａ線に沿った断面図になっている。
【００１０】
図示のように、Ｐ型の単結晶からなる半導体基板１０の表面にＮ型の半導体層１１が形成されている。この半導体基板１０の表面に第１の絶縁膜１２が形成されている。第１の絶縁膜１２は、ＬＯＣＯＳ絶縁膜など膜厚の厚い絶縁膜により形成されることが好ましい。Ｎ型の半導体層１１の表面には、第１の絶縁膜１２の端部と接触した第２の絶縁膜１３が形成されている。
【００１１】
これらの第１の絶縁膜１２及び第２の絶縁膜１３上に、ポリシリコンからなる電気的にフローティング状態のフローティングポリシリコン層１４が形成されている。このフローティングポリシリコン層１４を覆って、第３の絶縁膜１５が形成されている。そして、第３の絶縁膜１５によって覆われたフローティングポリシリコン層１４上にポリシリコン抵抗層１６が形成されている。ポリシリコン抵抗層１６は、ポリシリコンにボロン等のＰ型の不純物が添加されてなるＰ型の半導体抵抗層である。
【００１２】
さらに、フローティングポリシリコン層１４に隣接して、Ｎ型の半導体層１１の表面の一部に、Ｎ＋型のコンタクト層１１Ａが形成されている。このコンタクト層１１Ａとポリシリコン抵抗層１６は、それぞれ、端子Ｔ１と端子Ｔ２を介して、電圧印加手段５０に接続されている。電圧印加手段５０は、電子注入モードと、電子引き抜きモードの各モードに応じて、Ｎ型の半導体層１１とポリシリコン抵抗層１６との間に電圧を印加するものである。この電圧印加手段５０は、半導体装置の一部として形成されても良いし、半導体装置の外部に設けられても良い。したがって、半導体装置を封止する前、封止した後のどちらでも抵抗値を調整することが可能である。
【００１３】
また、図１（Ｂ）の平面図に示すように、フローティングポリシリコン層１４、ポリシリコン抵抗層１６はストライプ状に形成されている。電圧印加手段５０と接続されるポリシリコン抵抗層１６の端子Ｔ２は、例えばポリシリコン抵抗層１６の長手方向の両端部に形成されている。これらの端子Ｔ２，Ｔ２は、ポリシリコン抵抗層１６の端子としても用いられる。フローティングポリシリコン層１４、ポリシリコン抵抗層１６のパターンは、ストライプ状ではなく、ジグザグ状等の他のパターンで形成されてもよい。
【００１４】
以下に、ポリシリコン抵抗層１６の抵抗値を調整する方法について図２の部分拡大図を参照して説明する。
【００１５】
まず、電子注入モードについて説明する。この場合、半導体基板１０を接地し、電圧印加手段５０により、ポリシリコン抵抗層１６にＮ型の半導体層１１より高い電圧を印加する。例えば、Ｎ型の半導体層１１に０Ｖ、ポリシリコン抵抗層１６に１２Ｖを印加する。この場合、Ｎ型の半導体層１１に負電圧を印加し、ポリシリコン抵抗層１６に正電圧を印加しても良い。
【００１６】
すると、Ｎ型の半導体層１１からフローティングポリシリコン層１４に、第２の絶縁膜１３を通してファウラー・ノルドハイム・トンネル電流以下、ＦＮトンネル電流というが流れ、フローティングポリシリコン層１４に電子が注入される。ＦＮトンネル電流を効率的に流すために、第２の絶縁膜１３の膜厚は約９ｎｍであることが好ましい。
【００１７】
フローティングポリシリコン層１４に電子が注入されると、ポリシリコン抵抗層１６の第２の絶縁膜１３に近い部分に、ポリシリコン抵抗層１６中の正孔が、フローティングポリシリコン層１４中の電子によって誘引されて蓄積されることにより、ポリシリコン抵抗層１６の他の部分より正孔の濃度が高い正孔蓄積層１６Ａが形成される。
【００１８】
この場合、フローティングポリシリコン層１４は電気的に浮遊状態になっているので、フローティングポリシリコン層１４の中に注入された電子は、その中に保持されることになる。したがって、フローティングポリシリコン層１４の中に注入された電子が保持されている限り、正孔蓄積層１６Ａも消滅することなく維持される。
【００１９】
Ｐ型のポリシリコン抵抗層１６に正孔蓄積層１６Ａが形成されると、正孔蓄積層１６Ａが形成された部分の抵抗値が低下し、ポリシリコン抵抗層１６の抵抗値は全体としても低下することになる。即ち、ポリシリコン抵抗層１６の抵抗値を調整することができるが、この時の抵抗値の変化の大きさは、電圧印加手段５０による印加電圧とその印加時間によって微調整することができる。この場合、定性的には印加電圧が大きいほど、印加時間が長いほど、正孔蓄積層１６Ａの正孔濃度は高くなるので、正孔濃度が飽和しない限り、ポリシリコン抵抗層１６の抵抗値は大きく低下することになる。
【００２０】
そのため、本実施形態の半導体装置によれば、従来例の抵抗トリミング回路と比べて、格段にポリシリコン抵抗層１６の抵抗値を精度良く微調整することができる。また、従来例の抵抗トリミング回路のようにトリミング素子を溶断する必要がないため、半導体装置に損傷を与えることがないという利点を有している。
【００２１】
また、ポリシリコン抵抗層１６は、抵抗として用いられる際に高電圧が印加されると、その電圧依存性によって、その抵抗値が上昇する場合がある。この場合においても、本実施形態の半導体装置によれば、ポリシリコン抵抗層１６の抵抗値の変動をキャンセルすることができる。
【００２２】
ポリシリコン抵抗層１６の抵抗値の調整は、電圧印加手段５０による電圧印加を複数回繰り返すことにより行われてもよい。この場合、電圧印加手段５０によるにより電圧印加を行う毎に、端子Ｔ２，Ｔ２に接続された抵抗測定器を用いてポリシリコン抵抗層１６の抵抗値を測定し、その測定された抵抗値が目標値となるまで電圧印加を繰り返す。
【００２３】
次に、電子引き抜きモードについて説明する。電子引き抜きモードは、電子注入を過度に行った結果、ポリシリコン抵抗層１６の抵抗値が目標値より低下した場合に、その抵抗値を目標値に近づけるために行われる。この場合、電子注入モードとは逆に、フローティングポリシリコン層１６中の電子を半導体層１１に引き抜くことで、フローティングポリシリコン層１６中の電子濃度を下げ、正孔蓄積層１６Ａの正孔濃度を下げるものである。
【００２４】
この場合、電圧印加手段５０により、Ｎ型の半導体層１１にポリシリコン抵抗層１６より高い電圧を印加する。すると、フローティングポリシリコン層１４から半導体層１１に、第２の絶縁膜１３を通してＦＮトンネル電流が流れ、フローティングポリシリコン層１４中の電子がＮ型の半導体層１１に引き抜かれる。
【００２５】
フローティングポリシリコン層１４から電子が引き抜かれると、電子注入モードとは逆に、ポリシリコン抵抗層１６の正孔蓄積層１６Ａ中の正孔濃度が低下するので、ポリシリコン抵抗層１６の抵抗値は増加する。この場合、ポリシリコン抵抗層１６の抵抗値の調整を効率的に行うために、電子注入モードと電子引き抜きモードを組み合わせて行っても良い。
【００２６】
なお、本実施形態において、ポリシリコン抵抗層１６は、ポリシリコンにＮ型の不純物が添加されてなる抵抗層として形成されてもよい。この場合、フローティングポリシリコン層１４に電子を注入した時、ポリシリコン抵抗層１６の中には、正孔蓄積層１６Ａの代わりに、空乏層又はＰ型の反転層が形成されることにより、ポリシリコン抵抗層１６の抵抗値を変化させることができる。
【００２７】
上述した電子注入と電子引き抜きを効率的に行うためには、電圧印加手段５０による電圧印加の時に、第２の絶縁膜１３に印加される電圧Ｖ１を第３の絶縁膜１５に印加される電圧Ｖ２よりも大きくして、ＦＮトンネル電流を流しやすくすることが好ましい。そのために、Ｎ型の半導体層１１、第２の絶縁膜１３、第１の絶縁膜１２及びフローティングポリシリコン層１４で形成され、容量値Ｃ１を有する第１の容量６１と、フローティングポリシリコン層１４、第３の絶縁膜１５及びポリシリコン抵抗層１６で形成され、容量値Ｃ２を有する第２の容量６２において、Ｃ２＞Ｃ１という関係を満たすことが必要である。（図３を参照）
【００２８】
なぜならば、第１の容量６１の一対の容量端子の間に印加される電圧をＶ１とし、第２の容量６２の一対の容量端子の間に印加される電圧をＶ２とすると、Ｃ１・Ｖ１＝Ｃ２・Ｖ２であるから、Ｖ１＞Ｖ２とするためには、不等式Ｃ２＞Ｃ１が成り立つことが必要だからである。
【００２９】
この場合、第１の容量６１の一対の容量端子は、Ｎ型の半導体層１１とフローティングポリシリコン層１４である。Ｎ型の半導体層１１とフローティングポリシリコン層１４で挟まれた第２の絶縁膜１３及び第１の絶縁膜１２が、第１の容量絶縁膜になる。第２の容量６２の一対の容量端子は、フローティングポリシリコン層１４とポリシリコン抵抗層１６である。フローティングポリシリコン層１４とポリシリコン抵抗層１６で挟まれた第３の絶縁膜１５が、第２の容量絶縁膜になる。
【００３０】
ところで、Ｃ１とＣ２は近似的に以下の数式で表わすことができる。
Ｃ１＝εＳ１／ｔ１ ・・・（１）
Ｃ２＝εＳ２／ｔ２ ・・・（２）
【００３１】
ここで、Ｓ１は第２の絶縁膜１３を介してＮ型の半導体層１１とフローティングポリシリコン層１４が重畳する面積であり、Ｓ２は第３の絶縁膜１５を介してフローティングポリシリコン層１４とポリシリコン抵抗層１６が重畳する面積である。ｔ１は第２の絶縁膜１３の膜厚であり、ｔ２は第３の絶縁膜１５の膜厚であり、εは第２の絶縁膜１３及び第３の絶縁膜１５の誘電率である。
【００３２】
ただし、第１の絶縁膜１２の膜厚は、ｔ１、ｔ２に比べて十分大きいとして無視している。また、第１の絶縁膜１２の膜厚を考慮に入れた場合でも、不等式Ｃ２＞Ｃ１が成り立つ上で、第１の絶縁膜１２の膜厚は、ｔ１、ｔ２に比べて大きいことが好ましい。例えば、ｔ１＝９ｎｍ、ｔ２＝１８０ｎｍ、第１の絶縁膜１２の膜厚は２００ｎｍである。
【００３３】
不等式Ｃ２＞Ｃ１に、数式（１）、（２）を代入すると、
Ｓ２／ｔ２＞Ｓ１／ｔ１ ・・・・（３）
という不等式が導かれる。
【００３４】
したがって、Ｓ２＞Ｓ１、ｔ２＜ｔ１、であることが、不等式（３）が満たされる上で好ましいことになる。そこで、Ｓ２＞Ｓ１という関係について検討すると、ポリシリコン抵抗層１６と第３の絶縁膜１５はＳ２をできるだけ大きくするために、フローティングポリシリコン層１４の上面の全面を被覆して形成されることが好ましいことになる。
【００３５】
また、ｔ２＜ｔ１という関係について検討すると、実際の半導体製造プロセスにおいては、この関係を満たすことは難しい。例えば同じ条件の熱酸化により第２の絶縁膜１３と第３の絶縁膜１５を形成する場合、フローティングポリシリコン層１４上の第３の絶縁膜１５の成長速度は、単結晶の半導体基板１０上の第２の絶縁膜１３の成長速度より大きいからである。そこで、この点を考慮して、ｔ１≦ｔ２という条件に設定する場合には、不等式（３）が満たされるように、Ｓ１、Ｓ２を設定することが好ましい。
【００３６】
［第２の実施形態］
本発明の第２の実施形態による半導体装置について、図面を参照して説明する。図４（Ａ）は、この半導体装置の断面図であり、図４（Ｂ）は、その平面図である。図４（Ａ）は、図４（Ｂ）におけるＢ−Ｂ線に沿った断面図になっている。
【００３７】
Ｐ型の半導体基板１０上にＮ型の半導体層１１が形成され、半導体層１１の表面に、例えば０．４μｍの膜厚を有したＰ−型の抵抗層２０が形成されている。この抵抗層２０の表面からＮ型の半導体層１１の中に到達し、半導体基板１０にまで到達しない深さ、例えば１μｍの深さを有したトレンチ２１が形成されている。つまり、トレンチ２１の底部はＮ型の半導体層１１に接している。
【００３８】
トレンチ２１の底部及び側壁は絶縁膜２２によって覆われている。そして、トレンチ２１の側壁上に、絶縁膜２２を介して抵抗層２０と対向するようにフローティングポリシリコン層２３が形成されている。フローティングポリシリコン層２３には、その両端部に形成された端子Ｔ３，Ｔ３を介して電圧印加手段６０が接続されている。これらの端子Ｔ３，Ｔ３は、抵抗層２０の端子としても用いられる。
【００３９】
図４（Ｂ）に示すように、抵抗層２０は、２つのトレンチ２１，２１に挟まれた領域に、ストライプ状のパターンで形成される。抵抗層２０のパターンは、ストライプ状ではなく、ジグザグ状等の他のパターンでもよい。
【００４０】
以下に、抵抗層２０の抵抗値を調整する方法について説明する。この場合、半導体基板１０は接地されているとする。電圧印加手段６０により、端子Ｔ３を介して抵抗層２０に負電圧を印加する。すると、半導体層１１から絶縁膜２２を通ってフローティングポリシリコン層２３にＦＮトンネル電流が流れ、フローティングポリシリコン層２３に電子が注入される。ＦＮトンネル電流を効率的に流すために、絶縁膜２２の膜厚は、例えば９ｎｍであることが好ましい。
【００４１】
そして、フローティングポリシリコン層２３中に電子が注入されると、第１の実施形態と同様に、抵抗層２０の絶縁膜２２に近い部分には、抵抗層２０中の正孔がフローティングポリシリコン層２３中の電子によって誘引されて蓄積されることにより、正孔濃度の高い正孔蓄積層２０Ａが形成される。この場合、フローティングポリシリコン層２３は電気的に浮遊状態になっているので、フローティングポリシリコン層２３の中に注入された電子は、その中に保持されることになる。したがって、フローティングポリシリコン層２３の中に注入された電子が保持されている限り、正孔蓄積層２０Ａも消滅することなく維持される。
【００４２】
抵抗層２０の中に正孔蓄積層２０Ａが形成されると、正孔蓄積層２０Ａが形成された部分の抵抗値が低下し、抵抗層２０Ａの抵抗値は全体としても低下することになる。即ち、抵抗層２０Ａの抵抗値を調整することができる。この時の抵抗値の変化の大きさは、電圧印加手段６０による印加電圧とその印加時間によって微調整することができる。この場合、定性的には印加電圧が大きいほど、印加時間が長いほど、正孔蓄積層２０Ａの正孔濃度は高くなるので、正孔濃度が飽和しない限り、ポリシリコン抵抗層２０の抵抗値は大きく低下することになる。
【００４３】
図５は、本発明者の測定結果に基づく、抵抗層２０のシート抵抗値Ｒｓと印加電圧（負電圧Ｖｈ）との関係を示す図である。横軸は単位時間印加される負電圧Ｖｈ［Ｖ］を示し、その縦軸は抵抗層２０のシート抵抗値Ｒｓの変動比（％）を示している。このように、本実施形態によれば、抵抗層２０の抵抗値を精度良く微調整することができる。
【００４４】
なお、第１の実施形態と同様に、上述の電子注入とは逆に、フローティングポリシリコン層２３中の電子を半導体層１１に引き抜くことで、フローティングポリシリコン層２３中の電子濃度を下げ、正孔蓄積層２０Ａの正孔濃度を下げることができる。これにより、抵抗層２０の抵抗値が増加するように調整することができる。この場合、電圧印加手段６０により、端子Ｔ３を介して抵抗層２０に正電圧を印加する。
【００４５】
また、本実施形態は、第１の実施形態と同様に、従来例の抵抗トリミング回路のようにトリミング素子を溶断する必要がないため、半導体装置に損傷を与えることがないという利点を有している。
【００４６】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、第１の実施形態において、半導体層１１及びコンタクト層２１はＮ型であるとしたが、本発明は、これらがＰ型である場合についても適用することができる。
【符号の説明】
【００４７】
１０ 半導体基板
１１ 半導体層 １２ 第１の絶縁膜
１３ 第２の絶縁膜 １４ フローティングポリシリコン層
１５ 第３の絶縁膜 １６ ポリシリコン抵抗層
１６Ａ，２０Ａ 正孔蓄積層 ２０ 抵抗層
２１ トレンチ ２２ 絶縁膜
２３ フローティングポリシリコン層 ５０，６０ 電圧印加手段
Ｔ１，Ｔ２，Ｔ３ 端子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型の半導体層と、
前記半導体基板の表面に形成された第１の絶縁膜と、
前記半導体層の表面に形成され、前記第１の絶縁膜より薄い第２の絶縁膜と、
前記第１及び前記第２の絶縁膜上に形成され、電気的にフローティング状態のフローティング半導体層と、
前記フローティング半導体層を覆う第３の絶縁膜と、
前記第３の絶縁膜によって覆われた前記フローティング半導体層上に形成された半導体抵抗層と、を備え、
前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記第２の絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする半導体装置。
【請求項２】
前記半導体層、第１の絶縁膜、第２の絶縁膜及び前記フローティング半導体層で形成された第１の容量の容量値をＣ１とし、前記フローティング半導体層、第３の絶縁膜１５及び半導体抵抗層で形成された第２の容量の容量値をＣ２とすると、
Ｃ２＞Ｃ１という関係を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティング半導体層が前記第２の絶縁膜を介して前記半導体層と重畳する第１の領域の面積は、前記半導体抵抗層が前記第３の絶縁膜を介して前記フローティング半導体層と重畳する第２の領域の面積よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記フローティング半導体層の上面の全体は、前記半導体抵抗層及び前記第３の絶縁膜によって被覆されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２の導電型の半導体層と、
前記半導体層の表面に形成された第１導電型の半導体抵抗層と、
前記半導体抵抗層の表面から前記半導体層の中に到達するように形成されたトレンチと、
前記トレンチの底部及び側壁を覆う絶縁膜と、
前記トレンチの側壁上に前記絶縁膜を介して前記半導体抵抗層と対向するように形成されたフローティング半導体層と、を備え、
前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型の半導体層と、
前記半導体基板の表面に形成された第１の絶縁膜と、
前記半導体層の表面に形成され、前記第１の絶縁膜より薄い第２の絶縁膜と、
前記第１及び前記第２の絶縁膜上に形成され、電気的にフローティング状態のフローティング半導体層と、
前記フローティング半導体層を覆う第３の絶縁膜と、
前記第３の絶縁膜によって覆われた前記フローティング半導体層上に形成された半導体抵抗層と、を備え、
前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記第２の絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする半導体装置。
【請求項２】
前記半導体層、第１の絶縁膜、第２の絶縁膜及び前記フローティング半導体層で形成された第１の容量の容量値をＣ１とし、前記フローティング半導体層、第３の絶縁膜１５及び半導体抵抗層で形成された第２の容量の容量値をＣ２とすると、
Ｃ２＞Ｃ１という関係を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティング半導体層が前記第２の絶縁膜を介して前記半導体層と重畳する第１の領域の面積は、前記半導体抵抗層が前記第３の絶縁膜を介して前記フローティング半導体層と重畳する第２の領域の面積よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記フローティング半導体層の上面の全体は、前記半導体抵抗層及び前記第３の絶縁膜によって被覆されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２の導電型の半導体層と、
前記半導体層の表面に形成された第１導電型の半導体抵抗層と、
前記半導体抵抗層の表面から前記半導体層の中に到達するように形成されたトレンチと、
前記トレンチの底部及び側壁を覆う絶縁膜と、
前記トレンチの側壁上に前記絶縁膜を介して前記半導体抵抗層と対向するように形成されたフローティング半導体層と、を備え、
前記半導体層と前記半導体抵抗層との間に電圧を印加することにより、前記絶縁膜を通して前記フローティング半導体層の中に電子を注入し、前記半導体抵抗層の中に正孔が蓄積されてなる正孔蓄積層を形成するように構成されたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１３４４０４（Ｐ２０１２−１３４４０４Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８６８４４（Ｐ２０１０−２８６８４４）
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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