【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【課題】トランジスタにおけるゲートとコンタクトとの間に生じる容量成分が信号遅延特性に与える影響を正確に検証可能にする手段の提供。
【解決手段】各論理ゲート素子（ＮＡＮＤゲート回路Ｇ１１、インバータ回路ＩＮＶ１２〜ＩＮＶ１５）の出力端子に負荷回路４１〜４５がそれぞれ接続されたリングオシレータを有する試験回路を、複数設ける。負荷回路４１〜４５は、ドレイン端子とソース端子とが電源配線に共通に接続され、ゲート端子が、対応する論理ゲート素子の出力端子に接続されたトランジスタＴｒ１，Ｔｒ２を、それぞれ同数だけ備えている。負荷回路４１〜４５のトランジスタＴｒ１，Ｔｒ２は、ドレインまたはソースの少なくとも一方に接続されたコンタクトの配置の仕方が、試験回路ごとに異なるように構成されている。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置、および外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まりの良い半導体装置の作製方法を提供する。
【解決手段】半導体集積回路１００を覆う導電性遮蔽体１４０により、半導体集積回路１００の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路１００を挟持する一対の絶縁体１０２、１１２によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。 （もっと読む）

【課題】寄生容量の発生が十分に抑制された精度の高い且つ信頼性に優れた容量素子を実現する。
【解決手段】半導体基板１上に容量下部電極３が形成されている。半導体基板１上及び容量下部電極３上に層間絶縁膜４が形成されている。層間絶縁膜４には、容量下部電極３に達する凹部１０が形成されており、凹部１０の底面及び壁面のそれぞれの上に容量絶縁膜５Ａが形成されている。容量絶縁膜５Ａ上及び凹部１０近傍の層間絶縁膜４上に容量上部電極９が形成されている。凹部１０近傍の層間絶縁膜４と容量上部電極９との間にフリンジ絶縁膜６Ａが形成されている。 （もっと読む）

【課題】レイアウト修正時の処理速度を向上させる。
【解決手段】本発明に係るレイアウトシステム１は、回路要素及び配線のレイアウトを生成するレイアウト生成手段２と、前記レイアウト生成手段２により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段３と、前記レイアウト生成手段２により生成されたレイアウトを修正するレイアウト修正手段３と、前記レイアウト生成手段２により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段３により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段４とを有して構成される。 （もっと読む）

【課題】半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行う。
【解決手段】素子配置配線装置１００において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更する。 （もっと読む）

【課題】消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。
【解決手段】機能ブロック１００の領域１０，２０にそれぞれ、第１の方向に延びるクロック基幹配線１１，２１、第２の方向に延びるクロック支線配線群１２，２２、およびクロック駆動セル１３，２３が、それぞれ配置されている。領域１０のクロック同期セル群１４は、クロック基幹配線１１またはクロック支線配線群１２と接続されている一方、領域２０のクロック同期セル群２４は、クロック基幹配線２１またはクロック支線配線群２２と接続されている。クロック基幹配線１１，２１は、第１の方向においてクロック支線配線群１２，２２が存在する範囲に限って延びている。 （もっと読む）

【課題】本発明は、ＥＭＩノイズの低減の効果を最大限に発揮させる配線パターンを有する半導体装置及び半導体集積回路装置を提供することを目的とする。
【解決手段】内部回路１０と、
該内部回路よりも外側に配置され、外部接続用の電源端子パッドＰｄｖ及び接地端子パッドＰｄｇと接続されて電源電位及び接地電位が供給される外周電源配線２０と、
前記内部回路と前記外周電源配線との間に設けられ、前記外周電源配線から前記内部回路に前記電源電位を供給する内部回路電源電位供給用配線３１及び前記接地電位を供給する内部回路接地電位供給用配線３２を有する半導体装置１００であって、
前記内部回路電源電位供給用配線と前記内部回路接地電位供給用配線は、配線間容量Ｃが発生するように近接して配置され、前記内部回路との接続点Ｙｖ、Ｙｇ及び前記外周電源配線との接続点Ｘｖ、Ｘｇが各々１箇所のみであることを特徴とする。 （もっと読む）

【課題】半導体装置の小型化を推進することができるとともに、配線間のカップリングを低減することができる技術を提供する。
【解決手段】半導体チップの短辺を縮小するために、半導体チップＣＨＰのＬＣＤ制御部６にも最上層配線である配線Ｌ５を形成する。すなわち、半導体チップＣＨＰの長辺方向に沿って延在するように配線Ｌ５を形成する。そして、配線Ｌ５の一層下層に形成される配線Ｌ４の延在方向を工夫する。具体的には、ＬＣＤ制御部６を除く他の機能ブロックでは、配線Ｌ４を半導体チップＣＨＰの長辺方向に沿って延在するように配置する。一方、ＬＣＤ制御部６では、配線Ｌ４を半導体チップＣＨＰの短辺方向に沿って延在するように配置する。 （もっと読む）

【課題】集積回路の高集積化を妨げることなく、静電気放電（ＥＳＤ）による集積回路の破壊を防止するための保護回路を設ける。
【解決手段】高電源電位が印加される端子に電気的に接続される配線、および低電源電位が印加される端子に電気的に接続される配線を、それぞれ、誘電体を介して隣接させ、かつ集積回路を取り囲むように形成する。このことにより、端子と集積回路の間に配線抵抗が付加され、かつ２本の配線間に容量を付加することができる。ＥＳＤなどにより端子に過電圧が印加されても、そのエネルギーが配線抵抗および付加容量により消費されるため、集積回路の破壊を抑えることができる。 （もっと読む）

【課題】インダクタを形成する導体において実質的な直列抵抗成分の増加を防止すると共に、導体間容量の増加を低減することができる。これらのことから、Ｑ値を向上させたインダクタおよびその製造方法を提供する。
【解決手段】インダクタ１０は、平板状の基板とスパイラル形状の導体１１とを備えている。導体１１が形成された形成面は、基板の主面に対して実質的に平行である。導体１１では、形成面に対して水平な方向において等間隔であり、外側に位置する部分の方が内側に位置する部分よりも幅広且つ肉薄であり、形成面に対して垂直な方向においては上面及び下面の少なくとも一方の面が周回毎に相異なる位置に存在している。 （もっと読む）

【課題】複数の回路のうち、最大の遅延を生じた回路に合わせレギュレータからの出力電源電圧が決定される。
【解決手段】本発明は、レギュレータの出力する電圧を電源として動作する第１、第２の回路ユニットを有する半導体集積装置であって、前記第１の回路ユニット内で最大動作遅延を生じる回路に許容可能なタイミングマージンを確保して動作させる電圧値を判断する第１のレギュレータ制御回路と、前記第２の回路ユニット内で最大動作遅延を生じる回路に許容可能なタイミングマージンを確保して動作させる電圧値を判断する第２のレギュレータ制御回路とを有し、前記第1、第２の回路ユニットは、それぞれの動作クロックが互いに独立して制御される回路であり、前記レギュレータは、前記第１、第２の回路ユニットのそれぞれに対して前記電圧値の電圧を出力する半導体集積回路装置である。 （もっと読む）

【課題】電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能にする。
【解決手段】セレクタ回路３００が、第１半導体部１００の電位および第２半導体部２００の電位を調整し、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方において電位差を生じさせる。これにより、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方を、静電容量素子として機能させる。 （もっと読む）

【課題】高速化を維持しつつ、レイアウトサイズを増大させることなしに配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、第１コンポーネントと第２コンポーネントとを接続する信号線は、電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、第２の部分の抵抗率は第１の抵抗率であり、第１、第３、第４、第５及び第６の部分の抵抗率は第１の抵抗率より低い第２または第３の抵抗率であって、且つ、第２の部分の抵抗値は複数の第１の配線ごとに異なり、複数の第１の配線は、配線長の和が小さい順に所定の位置から奇数番目に配置され、複数の第２の配線は、配線長の和が大きい順に前記所定の位置から偶数番目に配置される。 （もっと読む）

【課題】巻き線が相互に交差するインダクタ素子において交差部の下層配線に電流が流れたときに基板に生成される渦電流に起因する損失を抑制する。
【解決手段】インダクタ素子１００を構成する各巻き線は、基板上に絶縁膜を介して形成した上層金属配線１２０と、上層金属配線１２０上に絶縁膜を介して形成した最上層金属配線１２４とから構成されている。巻き線の非交差部においては、絶縁膜に設けた溝状の開口部１２２を通じて上層金属配線１２０と最上層金属配線１２４とが電気的に接続されている。交差部１２８〜１３０において下側を通る巻き線部分は、当該各交差部において最上層金属配線１２４を分断することにより上層金属配線１２０のみからなり、当該各交差部において上側を通る巻き線部分は、当該各交差部において上層金属配線１２０を分断することにより最上層金属配線１２４のみからなる。 （もっと読む）

【課題】集積回路チップ面積を広げることなくタイミング精度の高い集積回路をレイアウトすることができる半導体装置の設計方法及び半導体装置を提供する。
【解決手段】半導体装置の設計方法は、自動配置配線手法により、複数の機能ブロック間を接続する配線である信号線２０１のレイアウト配置を実行するステップ（ａ）と、ステップ（ａ）の後に、信号線のうち最小ピッチ内に他の配線が設けられていない孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように、孤立信号線部分の周囲に信号伝播遅延時間制御パターン２０３を配置するステップ（ｂ）と、工程（ｂ）の後、孤立信号線部分が所定の信号伝播遅延時間を有するかどうかを確認するステップ（ｃ）とを備えることを特徴とする （もっと読む）

【課題】 この発明は、半導体LSIチップ上およびプリント回路基板上で、半導体LSIチップ上のインバータのスイッチング速度に匹敵する電気による超高速での情報処理や信号伝送を可能とするとともに、不要電磁波の発生と漏洩を抑止する。
【解決手段】 回路システムを構成するスイッチング回路の機能を孤立電磁波の励起作用とし、前記スイッチング回路に接続される電源分配回路に、特性インピーダンスが信号伝送用線路に比べて充分低く、線路を構成する絶縁材料の誘電体損失が比較的大きい低インピーダンス損失線路を使用する。前記低インピーダンス損失線路と前記スイッチング回路の間に低インピーダンス損失線路はない線路が接続される場合は、該線路の長さが前記孤立電磁波の波長の20倍以下であって、前記孤立電磁波が該線路中を往復する時間内は前記スイッチング回路の状態を変化させないように回路が形成される。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）