上部ポストパッシベーション技術および底部構造技術を使用する、集積回路チップの頂部にオーバーパッシベーションスキームを、集積回路チップの底部に底部スキームを備える集積回路チップおよびチップパッケージが開示される。集積回路チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路もしくは構造に、オーバーパッシベーションスキームまたは底部スキームを通じて接続することができる。関係する加工技術も説明されている。 （もっと読む）

【課題】 インダクタ素子及び集積回路装置に関し、配線資源の利用効率を高めると共に、周辺配線からの容量・誘導結合によるノイズ干渉を軽減する。
【解決手段】 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより１つのコイルを構成するとともに、前記コイル要素１，２の上下方向或いは左右方向の少なくともいずれかの方向に電源５に接続するシールド線３，４を設ける。 （もっと読む）

【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】
半導体基板１１と、絶縁層１２と、回路素子配線１３とからなる半導体装置１であって、前記回路素子配線１３が形成されていない領域の少なくとも一部の絶縁層１２が除去されていると共に、前記半導体装置１の最表面を全面に亙って被覆する遮蔽膜１４が形成されていることを特徴とする。 （もっと読む）

【課題】容量値としての変動（ばらつき）が細密構造に比べて小さいデバイス構造を設計する。
【解決手段】多層配線の各配線に関するパラメータを統計的処理で変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する。次いで、複数のデバイス構造の中から、デバイス構造間における総容量値の差分が例えば０．１以下でかつ総容量値に対する線間容量値の比と総容量値に対する層間容量値の比の差分が例えば０．０１以内のデバイス構造を特定する。そして、この特定したデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。 （もっと読む）

【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】半導体基板１と、絶縁層１２と、回路素子配線１３と、前記配線と前記絶縁層とを被覆する金属膜１４とを備えてなる半導体装置１であって、前記回路素子配線１３が形成されている領域下にのみ前記絶縁層１２が形成されており、互いに隣接する回路素子配線１３間の短絡を防止する欠損部１７が前記金属膜１４に設けられていることを特徴とする。 （もっと読む）

【課題】貫通ビアを備えた積層構造の半導体チップにおいて、高速なチップ間通信を実現する。
【解決手段】Ｎ段に積層された半導体チップ３００_１〜３００_Ｎの貫通ビア経路において、各半導体チップ３００_１〜３００_Ｎ内にリピータバッファ回路３０１を設ける。例えば、半導体チップ３００_Ｎの出力バッファ回路１０７より送信された信号は、各半導体チップ３００_２〜３００_Ｎのリピータバッファ回路３０１を介して半導体チップ３００_１の入力バッファ回路１０８に伝送される。各リピータバッファ回路３０１は、その入力側と出力側のインピーダンスを分離できるため、各半導体チップ３００_１〜３００_Ｎの貫通ビア経路に寄生する浮遊容量に伴う波形品質の劣化を低減でき、高速な信号を伝送することが可能となる。 （もっと読む）

【課題】電源配線に関し、配線間容量を増大させ、配線抵抗を低減させる。
【解決手段】第１〜第３の配線層において、マトリクス状に配置され、それぞれが矩形であるダミーパターンからなる第１〜第３のダミーパターン群を備える。それぞれのダミーパターン群に属するダミーパターンを、隣接する同士で異なる２つのグループに属するように二分する。第２のダミーパターン群の一のグループに属するダミーパターンは、第１および第３のダミーパターン群の一のグループに属するダミーパターンとそれぞれビアを介して接続され、第１の電源配線に接続される。第２のダミーパターン群の他のグループに属するダミーパターンは、第１および第３のダミーパターン群の他のグループに属するダミーパターンとそれぞれビアを介して接続され、第２の電源配線に接続される。 （もっと読む）

【課題】Ｑ値を向上させた高品質な半導体装置、及び電子機器を提供すること。
【解決手段】半導体基板１０と、半導体基板１０上に形成された絶縁膜２０と、絶縁膜２０の上方に形成されたスパイラル状の配線層３０と、を備え、配線層３０の少なくとも一部が、絶縁膜２０から離間し絶縁膜２０の上方空間に位置していることを特徴とする半導体装置１００とした。 （もっと読む）

【課題】被テスト信号のテストを正しく行うことが可能なテスト回路，半導体集積回路および電源装置の提供を図る。
【解決手段】被テスト信号を基準電圧Ｖref１と比較する少なくとも１つのコンパレータ５２と、第１周波数の第１信号ｆoscを発生する発振器５３と、前記コンパレータの出力信号と前記第１信号との論理を取る第１論理回路５４と、該第１論理回路の出力、および、前記第１信号を分周する少なくとも１つの分周器５５，５６と、を有するように構成する。 （もっと読む）

【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。 （もっと読む）

【課題】クロストーク解析による解析結果の悲観性を削減することが可能なクロストーク解析装置を提供すること。
【解決手段】係数格納部２９は、パスに含まれるネットの段数に応じて規定された係数を格納する。クロストーク値計算部２４は、レイアウトデータ格納部２８に格納されるレイアウトデータを参照して、パスにおける最悪条件のクロストークによって発生する遅延時間を計算する。係数抽出部２５は、解析対象のパスに含まれるネットの段数を抽出し、係数格納部２９に格納される係数の中から抽出された段数に対応する係数を抽出する。そして、遅延時間計算部２６は、クロストーク値計算部２４によって計算された遅延時間に係数を乗算する。したがって、クロストーク解析による解析結果の悲観性を削減することが可能となる。 （もっと読む）

【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。
【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】
厚い配線を形成すると、絶縁膜との間に剥離が生じやすい。
【解決手段】
半導体装置は、複数の半導体素子を形成した半導体基板と、半導体基板上方において、半導体基板表面とほぼ平行な第１レベルに延在する第１の配線パターンであって、異なるレベルの配線またはパッドとの接続領域を含む平面形状を有し、第１の厚さを有する主配線領域と主配線領域の側壁から１つ以上の段差を形成して外側に張り出し、第１の厚さより薄い第２の厚さを有し、主配線領域から連続する張り出し配線領域とを有する第１の配線パターンと、第１の配線パターンを囲む第１の絶縁領域と、を有する。 （もっと読む）

【課題】電磁信号のための低位相速度を与えるミリメートル波伝送線構造を含む半導体構造、このための設計構造、およびこれを動作させるための方法を提供する。
【解決手段】接地面および伝送線は、誘電材料層の積層において提供される。伝送線において、第１の幅を有する第１の伝送線部分は、第２の幅を有する第２の伝送線部分と交互に交差（インターレース）されている。第２の幅は第１の幅より大きいので、固定幅を有する伝送線に比べて、伝送線のインダクタンスが増大する。誘電材料層の積層において、接地面と伝送線部分との間に金属フィンを設けることも可能である。金属フィンを接地面に接地して、伝送線と接地面との間の静電容量を増大させることも可能である。伝送線と接地面との間のインダクタンスおよび単位長当たりの静電容量の増大を有利に用いて、伝送線を介して伝送される電磁信号のための低い位相速度を与える。伝送線構造の設計構造を提供する。 （もっと読む）

【課題】半導体装置の内部回路を静電気放電から保護するためのダイオードを備えた静電保護回路において、本来の静電保護回路を維持しつつダイオードの寄生容量による内部回路への影響を小さくすること。
【解決手段】半導体装置の内部回路を静電気放電から保護するための静電保護ダイオードを備えた静電保護回路において、正電源端子側の第１の静電保護ダイオードに対しては、アノードが正電源端子側となるように補助ダイオードを直列に接続し、また負電源端子側の第２の静電保護ダイオードに対しては、アノードが信号端子側となるように補助ダイオードを直列に接続する。 （もっと読む）

【課題】ゲート電極の抵抗を低減しつつ、寄生容量やチップ面積の増大を抑制して、高周波特性を向上できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース拡散層１１０とドレイン拡散層１２０とゲート電極１００とにより構成された単位電界効果トランジスタを電気的に並列接続したマルチフィンガー構造の電界効果トランジスタと、この電界効果トランジスタの上部に電気的に接続した多層配線構造とを備え、ソース拡散層１１０の第２の配線（Ｍ１配線１５０）およびドレイン拡散層１２０の第３の配線（Ｍ１配線１５０）より上層にゲート電極１００の第１の配線（Ｍ２配線１６０）を設けるものである。 （もっと読む）

【課題】回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングする。
【解決手段】ＭＯＳ型可変容量素子は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第２導電型の第１の拡散領域と、前記ウェル領域内に形成された第２導電型の第２の拡散領域と、電圧供給端子と、基板引き出し端子と、ウェル引き出し端子と、単位ＭＯＳ可変容量部と、を備える。 （もっと読む）

【課題】面積を増加せずとも、キャパシタの静電容量を増大させることのできるキャパシタ構造体を提供すること。
【解決手段】本発明のキャパシタ構造体は、複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。 （もっと読む）

【課題】データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにする。
【解決手段】例えば選択信号Ｓ０によりＨのデータＤ０が選択されていた場合、第１ノードＮ１がＬとなり、第２ダイナミック回路１Ｂの第２ノードＮ２はＨとなっており、出力信号ＱはＨレベルである。この状態において、選択信号Ｓ０〜Ｓ２によって複数のデータＤ０〜Ｄ２の何れもが選択されなくなった際には、第１ノードＮ１がＨとなり、前記第２ノードＮ２は、その電荷が放電されて、出力信号ＱはＬレベルに誤動作する状況となる。しかし、この場合には、出力ノードＮ３がＨとなり、第４ノードＮ４がＬとなって、前記第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６がオフして、第２ノードＮ２の放電を阻止する。 （もっと読む）