【課題】層間絶縁膜を厚くすることなく、放電耐圧を向上させ、デバイスの特性の安定化や性能の向上を図る。
【解決手段】高耐圧配線は、Ｓｉ基板１０１上に形成された配線層１０３と、絶縁膜１０４と、上層配線１０５，１０６と、絶縁膜１０４に形成された溝１０７とを有する。配線層１０３上の絶縁膜１０４の厚さＴは、上層配線１０５と１０６間の距離ｄよりも小さく、溝の幅Ｗは、距離ｄよりも小さい。絶縁膜１０４の厚さＴは、配線層１０３と上層配線１０５，１０６との間に与えられる最大の電位差Ｖ_maxよりも絶縁膜１０４の耐圧が大きくなるように設定され、絶縁膜１０４の露出量Ｘは、溝の幅Ｗと距離ｄとが等しいときの絶縁膜１０４に沿った沿面放電開始電圧をＶ₀（Ｖ₀＝ｂ×ｌｎＴ＋ｃ、ｂ，ｃは定数）としたとき、Ｖ_max＜ａＸ＋Ｖ₀（ａは定数）となるように設定される。 （もっと読む）

【課題】ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供する。
【解決手段】ＬＣタンクＶＣＯは、第１および第２のスパイラルインダクタＬ１，Ｌ２と、第１および第２のＭＯＳバラクタＣ１，Ｃ２とを備える。第１および第２のＭＯＳバラクタＣ１，Ｃ２は、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタＬ１と第２のスパイラルインダクタＬ２の間の領域に配置される。 （もっと読む）

【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる。
【解決手段】本製造方法では、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値により閾値を算出し、算出された閾値と目標閾値との差を算出し、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出し、対象経路上のトランジスタのゲート長を変更量だけ縮小し、ゲート長が縮小されたトランジスタを含む回路の設計情報から回路が製造される。 （もっと読む）

【課題】トランジスタの特性と配線系における配線負荷の特性とを高精度で分離でき、配線負荷に大きな影響を及ぼす層間絶縁膜等の特性を評価できる技術を提供することである。
【解決手段】（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有してなり、隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】 小型で性能が高い受動素子を備えた半導体装置を実現する。
【解決手段】 インダクタ１３などの受動素子が形成された絶縁基板１１を、第１の回路１２と電気的に接続された第２の回路２２が形成された半導体基板２１と積層して一体的に形成した半導体装置１０を構成する。これにより、受動素子の配線と基板間の寄生容量を低減し、配線の相互干渉を低減することができるため、受動素子の性能を向上させることができる。相互干渉を低減することができるため隣接する配線の間隔を狭くすることが可能で、アンテナの構成要素としてのインダクタ１３の専有面積を小さくすることができるので、半導体装置１０を小型化することができる。 （もっと読む）

【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

【課題】基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【解決手段】本発明は、第１の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域（Ｓ_７）と、ドレイン領域（Ｄ_７）と、ソースおよびドレイン領域によって境界付けられたチャネル領域（Ｃ_７）とを有し、チャネル領域の上に形成された表面ゲート制御領域（ＧＡ_７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ_７）は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域（ＧＮ_２）を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。 （もっと読む）

【課題】ＯＢＩＲＣＨ法を行う際に、特性チェック素子の特性を容易に測定することができる、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】レーザ光が照射されることにより特性が検査される、特性チェック素子と、前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層とを具備する。前記上部配線層は、前記特性チェック素子に重なる第１領域と、前記特性チェック素子に重ならない第２領域とを備える。前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さい。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】交流結合素子を備える従来の半導体装置では、回路面積又は実装面積が大きくなる問題があった。
【解決手段】本発明にかかる半導体装置は、入力される伝達信号Ｖ１の電流変化に応じて電圧が変化する受信信号Ｖ２を生成する交流結合素子（図３では一次側コイルＬ１及び二次側コイルＬ２とから構成される）と、伝達信号Ｖ１から受信信号Ｖ２への微分階数に応じた数の積分演算を行い、受信信号Ｖ２から伝達信号Ｖ１を再生する受信回路４と、を有する。 （もっと読む）

【課題】機能マクロの内部配線と電源端子との間に生じる寄生容量を小さくすることができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、第１メタル層として半導体素子、第２メタル層として内部配線、第３メタル層として帯状の電源端子を有する機能マクロを半導体集積回路上に配置し、半導体集積回路の配置結果情報及び機能マクロの情報が登録されたライブラリを参照して前記機能マクロの配置方向を判定し、機能マクロが基本の状態から９０度回転していると判定した場合は、電源端子に接続する、第４メタル層となる電源接続配線を、その長手方向が前記電源端子に重なるように配置し、電源接続配線上に当該電源接続配線と直行する方向に第５メタル層となるメッシュ状電源配線を配置する。 （もっと読む）

【課題】ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上する。
【解決手段】絶縁体基板１０１の主面上にＳｉ層（またはＳｉ基板）１００を有する半導体装置１０において、絶縁体基板１０１はサファイア基板１０１であり、絶縁体基板１０１の主面はｃ面である。サファイア基板１０１において異方性の少ないｃ面にＳｉ層１００を形成するので、Ｓｉ層１００上に形成された半導体装置１０のデバイス特性の面内均一性を向上することができる。 （もっと読む）

ＩＩＩ−ＮトランジスタとＩＩＩ−Ｎ整流デバイスをともに単一パッケージ内に封入して備える電子部品。ＩＩＩ−Ｎトランジスタのゲート電極は、単一パッケージの第１リードまたは単一パッケージの導電構造部と電気的に接続される。ＩＩＩ−Ｎトランジスタのドレイン電極は、単一パッケージの第２リードおよびＩＩＩ−Ｎ整流デバイスの第１電極と電気的に接続される。ＩＩＩ−Ｎ整流デバイスの第２電極は、単一パッケージの第３リードと電気的に接続される。 （もっと読む）

【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【目的】電磁ノイズとターンオフ損失のトレードオフを改善できる半導体装置を提供すること。
【解決手段】ゲート引き出し部４０（ゲート引き出し配線９およびゲート引き出し配線９とゲートランナー１５とのコンタクト部１３のこと）の抵抗やゲート電極５の抵抗およびゲート容量Ｃｇを一部のセルで大きくして、ゲートの充放電時定数τを大きくし、電流の小さな領域での電流の立ち下りを緩やかにして、オーバーシュート部でのｄｖ／ｄｔを抑制することで、電磁波ノイズの低減を図り、電流の大きな領域での立ち下がりを急峻にしてターンオフ損失の抑制を図ることで、電磁ノイズとターンオフ損失のトレードオフを改善する。 （もっと読む）