【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】従来の設計支援装置により生成したインダクタは、周囲の回路の影響により特性ずれが生じる問題があった。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。 （もっと読む）

【課題】ラッシュカレントを抑えて、電源電圧の供給・非供給を切り替えることができる電源制御装置を提供する。
【解決手段】電源制御装置は、第１の電源線１と、第２の電源線３と、制御回路と、制御信号線４と、第１の配線と、第２の配線と、第３の配線とを備える。第１の電源線は、基準電源電圧が供給される。第２の電源線は、内部回路に接続される。制御信号線は、前記制御回路に接続され、前記接続を制御する制御信号を供給する。第１の配線は、半導体基板の上方の配線層に形成され、トランジスタの第１の端子と前記第１の電源線とを接続する。第２の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第２の端子と前記第２の電源線とを接続する。第３の配線は、前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される。 （もっと読む）

【課題】集積回路の多チップモジュールの静電放電保護に関する。
【解決手段】ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路を提供する。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つまたはそれ以上において、選択的に非作動にされたり、作動されたり、少しも存在しなくなったりする。使用時、集積回路は、他の集積回路に接続されて多チップモジュールを形成し、そこで、モジュール間のＩ／Ｏ回路のＥＳＤ保護が非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので好都合である。蒸気の包括的な説明と以下の詳細な説明は共に、本発明の模範的なものであって制限的なものではないことが理解されるべきである。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】高い精度を保ちながらも、高速に遅延時間を算出できる遅延解析装置等を提供する。
【解決手段】遅延解析装置１００は、クロックメッシュ上の複数の位置におけるクロック信号の遅延時間および／または波形鈍り値に基づいて、クロックメッシュ接続素子に入力されるクロック信号の遅延時間および／または波形鈍り値を算出する。そして、その算出した遅延時間および／または波形鈍り値に基づいて、クロックパス上の他の回路素子に入力されるクロック信号の遅延時間を算出する。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】規格により規定された速度による信号の転送を実現し、半導体装置やそれを内蔵した電子機器の誤動作を防止する。
【解決手段】第１の半導体素子１０１の導体配線層１０６に、パッケージ基板１００の信号端子１０３と第２の半導体素子１０２の信号端子１１７とを接続する信号線導体１１３ａと、パッケージ基板１００の電源端子１０４と第２の半導体素子１０２の電源端子１１８とを接続する電源導体１１４とを、信号線導体１１３ａが導体配線層１０６において、信号線導体１１３ａとの間に水平方向に一定の間隔をあけて隣接する電源導体１１４に挟まれるように形成する。 （もっと読む）

【課題】電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を実現する。
【解決手段】ＭＯＰ−ＩＣ３は、Ｉ／Ｏ ＰＡＤ２において、所定数のグランド端子６ｂおよび７ｂに関して、アナログ回路がグランド端子６ｂと接続されており、デジタル回路がグランド端子７ｂと接続されており、グランド端子６ｂおよび７ｂはいずれも、ダウンボンド１０および１１によりそれぞれ、リードフレーム４の裏面共通グランド５に接続されている。 （もっと読む）

【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。 （もっと読む）

【課題】大量生産が可能で、かつ従来の小型素子とは異なる構造を有する半導体装置を提供する。また、強度を向上させることが可能であり、作製段階における素子の破壊を抑制することができ、信頼性及び歩留まりの高い半導体装置の構造、及び半導体装置の作製方法を提供することを目的としている。
【解決手段】集積回路を有する層と、集積回路を有する層上に形成され、集積回路を有する層と電気的に接続された第１の端子と、第１の端子上に形成され、第１の端子と電気的に接続されたアンテナとして機能する導電層と、集積回路を有する層上に形成され、集積回路を有する層と、アンテナとして機能する導電層と、第１の端子と電気的に接続されていない第２の端子を有する。 （もっと読む）

【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。
【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）

【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。
【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。
【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２の回路ブロックと第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、第１の仮想グラウンドノードを第２の仮想グラウンドノードに接続し、第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に第１の回路ブロックと第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。 （もっと読む）