【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】迅速かつ精度よくパルス幅エラーを解消することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の設計工程において、クロック信号の立ち上がり及び立ち下がりの遅延量を別々に調整することでクロック信号のパルス幅を調整するパルス幅調整回路を含む回路ブロックを配置し（ステップＳ２）、パルス幅を検査し（ステップＳ７，Ｓ８）、パルス幅に異常が検出された場合、パルス幅調整回路によりパルス幅を調整する（ステップＳ９）。 （もっと読む）

【課題】放熱性に優れ、高周波高出力で使用可能な、化合物半導体高電子移動度トランジスタを提供する。
【解決手段】支持基板２０の第１の主表面２０ａ上に、チャネル層４０及びバリア層５０が積層されて構成される、化合物半導体高電子移動度トランジスタであって、ソース電極６２が形成された領域を含む、支持基板の領域部分が金属部２２であり、ドレイン電極６４が形成された領域を含む、支持基板の他の領域部分がシリコン部２４で構成される。 （もっと読む）

【課題】ＷＣＳＰの再配線を用いて、回路から発生するノイズが他の回路ブロックへ干渉することを防ぎ、特性劣化を防止できる半導体装置を提供する。
【解決手段】２以上の回路ブロック１、２が形成される半導体基板と、前記半導体基板の回路形成面上に配置され外部端子３ａ〜３ｅ、４ａ〜４ｅが先端に設けられるポストと、該ポストの基端と前記半導体基板の回路形成面における前記回路ブロック１、２の電極端子とを接続する再配線１２ａ、１２ｂ、１６ａ、１６ｂとが樹脂封止された封止樹脂層とを備える半導体装置において、前記２以上の回路ブロック１、２のうち少なくとも１つの回路ブロック１、２では、接地用の前記電極端子と接地用の前記外部端子３ａ〜３ｅ、４ａ〜４ｅとを接続する前記再配線１２ａ、１２ｂ、１６ａ、１６ｂが自回路ブロック１、２の形成領域の全部または一部を覆うように設けられている。 （もっと読む）

【課題】物理長の異なる複数の伝送線路において、電気長を等しくする。
【解決手段】半導体基板１上の薄膜絶縁体上に形成された物理長の異なる複数の伝送線路Ａ、Ｂのうち、物理長の長いほうの伝送線路において、伝送線路を構成する信号線メタルと半導体基板１との間に低誘電率絶縁膜３を挟むことによって信号伝搬速度を速くした領域を設け、この低誘電率絶縁膜３を挟んだ領域の長さを伝送線路Ａの物理長に応じて調整することによって、すべての伝送線路の電気長を等しくする。 （もっと読む）

【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。
【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。 （もっと読む）

【課題】スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路において、過度のＩＲドロップの発生を防ぐ。
【解決手段】スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 （もっと読む）

【課題】一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、金属膜を含むキャパシタ下部電極３ａと、キャパシタ下部電極３ａの上部表面上に配置され、キャパシタ下部電極３ａの厚みより薄い厚みを有する誘電体膜４ａと、誘電体膜４ａ上に配置され、金属膜を含むキャパシタ上部電極６ａと、キャパシタ上部電極６ａと同一レベルの層により構成される下部配線部分６ｂと、下部配線部分６ｂ上に配置される層間絶縁膜８と、層間絶縁膜８上に配置される上部配線部分１２ｂとを備える。 （もっと読む）

【課題】 相互かみ合い型導電線を有するキャパシタ構造体ならびにそれを製造する方法を提供する。
【解決手段】 相互かみ合い型構造体は、少なくとも１つの第１の金属線と、少なくとも１つの第１の金属線に平行で、しかも少なくとも１つの第１の金属線から分離されている少なくとも１つの第２の金属線と、少なくとも１つの第１の金属線の端部に接触し、しかも少なくとも１つの第２の金属線から分離されている第３の金属線とを含むことができる。少なくとも１つの第１の金属線はいずれの金属ビアにも垂直に接触しないが、少なくとも１つの第２の金属線は少なくとも１つの金属ビアに垂直に接触することができる。相互かみ合い型構造体の複数の層を垂直に積み重ねることができる。代わって、相互かみ合い型構造体は、複数の第１の金属線と複数の第２の金属線を含むことができ、それぞれの金属線はいずれの金属ビアにも垂直に接触しない。キャパシタを形成するために、回転の有無を問わず、相互かみ合い型構造体の複数の実例を横方向に複製し接合するか、あるいは垂直に積み重ねるか、またはその両方を行うことができる。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ＥＳＤサージ印加時にサージ電流を流すための専用の素子を設けることなく、プリバッファなどの前段回路を良好に保護することができる出力バッファを利用したＥＳＤ保護回路を提供する。
【解決手段】入力信号ＩＮに応じて動作するプリバッファ１０と、プリバッファ１０と電源を共有しており、プリバッファ１０の出力に基づいて動作することにより負荷を駆動する出力バッファ２０と、電源に対してＥＳＤサージが印加された時に動作し、出力バッファ２０をオンさせることによりサージ電流を出力バッファに吸収させる保護機能有効化回路３０とを備える構成である。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。 （もっと読む）

【課題】専有面積の小さいトランス素子を提供すること。
【解決手段】トランス素子１は、半導体基板上において上下方向に平行な第１及び第２の配線層を使って形成され、第１のインダクタンス２及び第２のインダクタンス３を備える。第１及び第２のインダクタンス２及び３は、鉛直上方向及び鉛直下方向の一方から第１の配線層及び第２の配線層の一方に投影した時に、投影された外形線が予め定められた基準面を基準として対称な形状を有し、かつ投影された外形線が第１の配線層及び第２の配線層の一方上で交差し合う部分については、第１の配線層及び第２の配線層を使って交差しないよう構成される。 （もっと読む）

【課題】オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】第１の能動素子ＦＥＴ１と、第１の能動素子ＦＥＴ１に並列接続される第２の能動素子ＦＥＴ２と、第１の能動素子ＦＥＴ１のゲートＧ１と第２の能動素子ＦＥＴ２のゲートＧ２間に接続され、ゲートバイパス抵抗Ｒg₀、ゲートバイパスキャパシタＣg₀、およびゲートバイパスインダクタンスＬg₀の並列回路からなる第１の安定化回路１２０とを備え、第１の安定化回路１２０の共振周波数は、オッドモード共振周波数に等しいことを特徴とする半導体装置。 （もっと読む）

【課題】微細加工技術の進展に対応可能であって、設計自由度が高く、かつ効率よく容量素子を形成することが可能な半導体装置を提供すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２の上方に形成された配線層Ｍ１と、平面視上の形状が粒状に配設され、上方側において配線層Ｍ１と接続されるように当該配線層Ｍ１から下層方向に延在し、かつ第１電極からなるコンタクトプラグ１０（Ａ）と第２電極からなるコンタクトプラグ１０（Ｂ）とを備え、隣接する第１電極からなるコンタクトプラグ１０（Ａ）と、第２電極からなるコンタクトプラグ１０（Ｂ）間において、容量を形成するようにした容量素子領域Ｒｂを具備する。また、容量電極の取り出し口となる配線層を、異なる配線層により構成する。 （もっと読む）

【課題】チャネル形成領域が素子分離領域から受けるストレスを、チャネル幅方向において均一化させる。
【解決手段】素子分離領域２と、素子分離領域２によって囲まれる、素子形成領域３とを具備する。素子形成領域３の外周形状は、第１方向に沿って延びる第１辺を有する。素子形成領域３は、第１トランジスタ領域６−１と、２方向において第１辺と第１トランジスタ領域６−１との間にあたる位置に配置された、第２トランジスタ領域６−２と、第１方向における第２トランジスタ領域６−２の側方に配置された、ダミー領域７とを備える。第１トランジスタ領域６−１は、第１チャネル形成領域４−１を有する。第２トランジスタ領域６−２は、第２チャネル形成領域４−２を有する。第１チャネル形成領域４−１は、第２チャネル形成領域４−２と非対向である非対向領域１４を有する。ダミー領域７は、第２方向において非対向領域１４と対向する。 （もっと読む）

【課題】ＳＳＯノイズの解析精度を落とさずにパッケージモデルの回路規模を削減できるＳＳＯノイズ解析方法及び装置を提供する。
【解決手段】複数の信号駆動回路と、複数の信号駆動回路に第１の電源電圧を供給する第１の配線と、複数の信号駆動回路に第２の電源電圧を供給する第２の配線と、複数の信号駆動回路により駆動される信号を伝搬する複数の第３の配線とを含んだモデルを用いる電源ノイズ解析方法は、レイアウト情報から第１乃至第３の配線の自己インダクタンス及び相互インダクタンスを抽出し、信号の駆動時に流れる電流経路を特定し、特定された電流経路の情報に基づいて自己インダクタンスと相互インダクタンスとを合成することにより第１乃至第３の配線の各々の実効インダクタンスを求め、実効インダクタンスを含めたモデルを用いて回路シミュレータを実行する各段階を含む。 （もっと読む）

【課題】スルーシリコンビアから形成されるグリッドマトリクスを用いて電力供給される集積回路を提供する。
【解決手段】集積回路構造は、基板を有するチップと、配電回路網とを含む。配電回路網は、基板を貫通し、グリッドを形成する複数の電力スルーシリコンビア（TSV）と、底部金属化層（M１）中に位置し、複数の電力TSVを、基板上の集積回路装置に結合する複数の金属線とを含む。 （もっと読む）