【課題】信側インダクタ及び受信側インダクタを設けても半導体装置が大型化することを抑制する。
【解決手段】第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０及び第２インダクタ３２０を備える。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】ＥＳＤ対策をした保護回路および半導体装置を提供する。
【解決手段】集積回路と電気的に接続された信号線と、信号線と第１の電源線との間に設けられた第１のダイオード、及び第１のダイオードと並列に設けられた第２のダイオードと、第１の電源線と第２の電源線との間に設けられた第３のダイオードとを有し、第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードである保護回路。上記保護回路は、特に薄膜トランジスタを用いて作製される半導体装置に用いられることで効果を発揮する。 （もっと読む）

【課題】キャパシタの表面積を増大させて容量が増加した有機電界発光表示装置及びその製造方法。
【解決手段】薄膜トランジスタ及びキャパシタ領域を含む基板と；バッファー層と；トランジスタ領域に位置する金属触媒を利用して結晶化した半導体層パターンと；ゲート絶縁膜と；前記パターンの一定領域に対応されるゲート電極及びキャパシタ領域のキャパシタ下部電極と；層間絶縁膜と；前記パターンと一部が連結されるソース／ドレイン電極及びキャパシタ下部電極に対応される上部電極と；同じく層間絶縁膜上のソース／ドレイン電極と電気的に連結される第１電極と；発光層を含む有機膜層；及び第２電極をこの順で含み、キャパシタ領域に対応されるバッファー層、ゲート絶縁膜、及び層間絶縁膜の一定領域、キャパシタ下部電極、及びキャパシタ上部電極の表面には半導体層パターンを形成する結晶粒の結晶粒界及びシードの形状と一致する形状の突出部を形成する。 （もっと読む）

【課題】高耐圧ＩＣ向けの従来のＥＳＤ保護回路では、出力段回路等の保護対象回路のＥＳＤ耐量を向上するために、ＥＳＤ向けの素子設計が必要となるといった課題があった。
【解決手段】本発明では、出力段回路には、通常のラッチアップ動作対策のあるＩＧＢＴを用い、ＥＳＤクランプ回路には、ラッチアップ防止層の不純物濃度を低濃度または削除した出力段回路素子よりラッチアップのしやすいＩＧＢＴを使用する。ラッチアップ防止層以外の構造は従来技術と同一でよい。
【効果】本発明のＥＳＤ保護回路ではＩＧＢＴのラッチアップ動作を用いることによりＥＳＤ耐量が向上する。更に、従来と比較してＥＳＤ保護回路のサイズの低減が実現できる。また、ＥＳＤ向けデバイスの設計を省略することが可能となる。 （もっと読む）

【課題】高サージ耐量を維持しつつ、電気容量と降伏電圧のトレードオフ関係を解消できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１の一方の面上に形成された絶縁膜２上に、互いに異なる導電型の第１の低濃度半導体層（ｐ⁻型の半導体層３）と第２の低濃度半導体層（ｎ⁻型の半導体層４）が積層されている。また、第２の低濃度半導体層の表面から深さ方向へ、同じ導電型の第１の高濃度半導体層（ｎ^＋型の半導体層５）と第３の高濃度半導体層（ｎ^＋型の半導体層７）が互いに対向して延在しており、それらとは異なる導電型の第２の高濃度半導体層（ｐ^＋型の半導体層６）が第３の高濃度半導体層の層内に埋設されている。さらに、第１と第２の低濃度半導体層それぞれの不純物濃度と厚みが、印加電圧のない状態で、第１と第２の低濃度半導体層が空乏層で覆われるように設定されている。 （もっと読む）

【課題】ＴＤＤＢ寿命が改善された容量素子を有する半導体集積回路装置を提供すること。
【解決手段】半導体集積回路装置１は、基板平面に対して突起する第１半導体層を有する第１電極４と、第１電極４の少なくとも一部の側面に形成された側面絶縁膜５と、第１電極４上及び側面絶縁膜５上に形成された上面絶縁膜６と、側面絶縁膜５及び上面絶縁膜６を覆う第２電極７と、を備える。第１電極４、側面絶縁膜５及び第２電極７は容量素子を形成する。上面絶縁膜６の第１電極４と第２電極７間の厚さは、側面絶縁膜５の第１電極４と第２電極７間の厚さよりも厚い。 （もっと読む）

【課題】 多数の電圧ドメインを有する集積回路デバイスおよびシステムのための改良された電圧変換システムを提供する。
【解決手段】 集積回路のためのオンチップ電圧変換装置は、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。 （もっと読む）

【課題】 絶縁破壊をより効果的に防ぐことができる保護回路を用いた、半導体表示装置
の提供を課題とする。
【解決手段】 本発明では、保護ダイオードとして用いるＴＦＴを覆って第１の層間絶縁
膜が形成されており、更に該第１の層間絶縁膜上に形成された配線を覆って、絶縁性の塗
布膜である第２の層間絶縁膜が形成されている場合に、第２の層間絶縁膜の表面に蓄積し
た電荷を放電させる経路を確保するために、該ＴＦＴと他の半導体素子とを接続するため
の配線を、第２の層間絶縁膜上に接するように形成する。なお保護ダイオードとして用い
るＴＦＴは、その第１の端子または第２の端子のいずれか一方がゲート電極と接続された
、所謂ダイオード接続のＴＦＴである。 （もっと読む）

【課題】高誘電率でありかつリーク電流を低減することが可能なゲート絶縁膜を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜２３と、第１の誘電体膜２３上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜２４と、第２の誘電体膜２４上に設けられた電極１４とを含む。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１を直列又は一のｐＭＯＳトランジスタ１２を備えた並列回路に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１を直列又は一のｎＭＯＳトランジスタ２２を備えた並列回路に接続した第２の回路ブロック２とを備え、前記第１の回路ブロック１と前記第２の回路ブロック２との接続点Ｓを出力端子Ｖｏｕｔに接続するとともに、全ての前記ｐＭＯＳトランジスタ１１，１２のゲート及び全ての前記ｎＭＯＳトランジスタ２１，２２のゲートを共通の入力端子Ｖｉｎに接続する半導体回路。 （もっと読む）

【課題】平板表示装置及びその製造方法を提供する。
【解決手段】基板と、ＴＦＴ活性層と、キャパシタの第１下部電極及び第１下部電極上に形成されたキャパシタの第１上部電極と、第１絶縁層と、チャンネル領域に対応する領域に順次に形成されたゲート下部電極及びゲート上部電極と、キャパシタの第１上部電極に対応する領域に順次に形成されたキャパシタの第２下部電極及び上部電極と、画素下部電極及び画素下部電極を露出させるように画素下部電極エッジの上部に配された画素上部電極と、活性層のソース及びドレイン領域を露出させるコンタクトホール、及び画素上部電極エッジの一部を露出させるビアホールによって貫通される第２絶縁層と、第２絶縁層上に形成され、コンタクトホール及びビアホールを通じて、ソース、ドレイン領域及び画素上部電極と接続するソース及びドレイン電極と、を備える平板表示装置。 （もっと読む）

半導体ダイ（３００）は、第１および第２の面をもつ半導体基板層（３０２）と、半導体基板層の第２の面に隣接する金属層と、半導体基板層の第１の面上の活性層（３０６）内の１つまたは複数の能動デバイス（３０５）と、活性層と電気的に接続される金属層内の受動デバイス（３１０）とを含む。受動デバイスは、シリコン貫通ビア（ＴＳＶ）（３２１、３２２）によって、活性層に電気的に結合することができる。
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【課題】低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくい半導体装置を提供することである。
【解決手段】第１のトランジスタのコレクタ端子と第２のトランジスタのエミッタ端子とを接続して出力端子とし、第１のトランジスタのベース端子と第２のトランジスタのベース端子とを接続して第１のベース端子とし、第１のトランジスタと第２のトランジスタとは同一構造であり、第１のベース端子には、第１のトランジスタのエミッタ側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、供給電圧には、第１及び第２のトランジスタがnpn、又はpnpかによって、正の電圧又は負の電圧を印加される半導体装置。 （もっと読む）

【課題】電気特性の制御された酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】 ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 （もっと読む）

基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
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【課題】 向上した製造可能性を有する金属−絶縁体−金属キャパシタ、及びその製造方法を提供する。
【解決手段】 垂直型金属−絶縁体−金属キャパシタを含む半導体構造体、及び垂直型金属−絶縁体−金属キャパシタを含む半導体構造体の製造方法がそれぞれ、半導体基板の上に配置された分離領域の上に配置され形成されたダミー金属酸化物半導体電界効果トランジスタからの構造コンポーネントを用いる。ダミー金属酸化物電界効果トランジスタは、分離領域を含む半導体基板の上に配置された金属酸化物半導体電界効果トランジスタと同時に形成することができる。金属−絶縁体−金属キャパシタは、キャパシタ・プレートとしてゲートを用い、ゲート誘電体として均一な厚さのゲート・スペーサを用い、別のキャパシタ・プレートとしてコンタクト・ビアを用いる。容量の増大のために、均一な厚さのゲート・スペーサは、導体層を含むことができる。容量の増大のために、単一のコンタクト・ビアを用いる鏡像となる金属−絶縁体−金属キャパシタ構造体を用いることもできる。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）