【課題】室温で使用可能なレドックスキャパシタ及びその作製方法を提供する。
【解決手段】レドックスキャパシタの電解質として、水素を含む非晶質半導体を用いる。水素を含む非晶質半導体の代表例としては、非晶質シリコン、非晶質シリコンゲルマニウム、または非晶質ゲルマニウム等の半導体元素を有する非晶質半導体がある。また、水素を含む非晶質半導体の他の例としては、水素を含む酸化物半導体があり、代表例としては、酸化亜鉛、酸化チタン、酸化ニッケル、酸化バナジウム、または酸化インジウム等の一元系酸化物半導体を有する非晶質半導体がある。または、水素を含む酸化物半導体の他の例としては多元系酸化物半導体があり、代表的にはＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、ＭはＧａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素）がある。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】効果的に不純物がドーピングされた多結晶シリコン膜をキャパシタの電極として使用した有機発光表示装置を提供する。
【解決手段】本発明の実施例による有機発光表示装置は、基板本体、前記基板本体上の同一層に形成された半導体層及び第１キャパシタ電極、前記半導体層及び前記第１キャパシタ電極上に形成されたゲート絶縁膜、前記ゲート絶縁膜を間において前記半導体層上に形成されたゲート電極、そして前記ゲート絶縁膜を間において前記第１キャパシタ電極上に形成されて、前記ゲート電極と同一層に形成された第２キャパシタ電極を含む。そして、前記第１キャパシタ電極及び前記半導体層は、各々不純物がドーピングされた多結晶シリコン膜を含み、前記第２キャパシタ電極は前記ゲート電極より相対的に厚さが薄い。 （もっと読む）

本発明は無線周波数システム及び方法に関する。無線周波数（ＲＦ）システムは、バルク基板領域及び埋設酸化物領域を備えるシリコンオンインシュレータ（ＳＯＩ）上に実装された、少なくとも１つ又は複数のＲＦ信号をスイッチングするための複数のトランジスタスイッチング素子を備えるＲＦスイッチを具備する。少なくとも１つのフィルタが、基板及び／又はＲＦシステムに存在する他の高周波信号若しくは制御信号からＲＦ信号を絶縁するように構成される。トランジスタスイッチ素子の線形性を改善するために、フィルタと協働するように構成された結合キャパシタも提供される。 （もっと読む）

【課題】抵抗値の調整が容易な半導体装置及びその製造方法を得る。
【解決手段】シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成した。 （もっと読む）

【課題】商品の意匠性を低下させないＩＣタグ等を形成することができる薄膜集積回路装置を提供する。
【解決手段】透明基板１上に少なくともＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有し、ＴＦＴ素子Ａを構成するゲート電極２Ａ、ゲート絶縁膜３Ａ、半導体膜４、ソース電極６Ｓ及びドレイン電極６Ｄがいずれも透明膜であり、容量素子Ｃを構成する誘電体膜３Ｂが前記ゲート絶縁膜３Ａと同一材料であり、その誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂが前記ゲート電極２Ａと同一材料で、他方の第２電極６Ｂが前記ソース電極６Ｓ及びドレイン電極６Ｄと同一材料であり、抵抗素子Ｃを構成する抵抗体膜４Ｃが前記半導体膜４と同一材料であり、その抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆが前記ソース電極６Ｓ及びドレイン電極６Ｆと同一材料であるようにした薄膜集積回路装置１０Ａを提供する。 （もっと読む）

【課題】発光装置の信頼性を向上することを課題の一とする。
【解決手段】同一基板上に駆動回路用トランジスタを含む駆動回路部と、画素用トランジスタを含む画素部とを有する発光装置であり、駆動回路用トランジスタ及び画素用トランジスタは、酸化物絶縁層と一部接する酸化物半導体層を含む逆スタガ型のトランジスタである。画素部において酸化物絶縁層上にカラーフィルタ層と発光素子が設けられ、駆動回路用トランジスタにおいて、酸化物絶縁層上にゲート電極層及び酸化物半導体層と重なる導電層が設けられる。なお、ゲート電極層、ソース電極層及びドレイン電極層は金属導電膜を用いる。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

【課題】高耐圧の半導体装置であって、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供する。
【解決手段】ｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_１２が、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_１２におけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_１２の間に、それぞれ、順次接続されてなり、第１段を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_６におけるゲート端子が、直列接続された各段の容量素子Ｃ_１〜Ｃ_１２の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ_２〜Ａ_６を介して、それぞれ、順次接続されてなる半導体装置２２とする。 （もっと読む）

【課題】接続配線に起因する耐圧低下を抑制する。
【解決手段】半導体装置は、第１素子領域１６に配置されたＬＩＧＢＴと、第２素子領域１８に配置されたＦＷＤを備えている。第１素子領域１６と第２素子領域１８は、ＳＯＩ基板２０を平面視したときに、隣接部１１においてｙ軸方向に沿って並んでいる。ＬＩＧＢＴは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてコレクタ電極４２とエミッタ電極４８がｘ軸方向に間隔を置いて配置されている。ＦＷＤは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてカソード電極１４２とアノード電極１４８がｘ軸方向に間隔を置いて配置されている。ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２が接しており、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８が接している。 （もっと読む）

【課題】微細化によってキャパシタが小型化された場合であっても、キャパシタの実効的なキャパシタ容量の低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】下部電極に形成した凹部開口の内周面を含む下部電極上に誘電膜を形成し、凹部開口内を含む誘電膜上に下部電極と対向する上部電極を形成する。さらに、下部電極を、第１導電膜と、絶縁膜と、不純物がドープされた低抵抗の第２導電膜とを順次積層して形成し、第１導電膜と第２導電膜とを接続する。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供する。

【解決手段】半導体層（２０）の一方の主面において、第１の導電型（ｐ型）をもつ第１の半導体層（２１）上に第１の主電極（１１）が形成され、前記第１の導電型と反対の第２の導電型（ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２４）と、該第２の半導体層と前記第１の半導体層とに接続するゲート電極（１３）とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、第２の主電極（１２）が形成され、
前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ＳＢＤ（３１、３２）から成る双方向ダイオードを具備することを特徴とする半導体装置。 （もっと読む）

【課題】サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を極力低減し得る半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５と、メインＦＦ１０５と並列に設けられる第１の遅延素子１０７及び第１のカナリアＦＦ１０８と、メインＦＦ１０５と並列に設けられる第２の遅延素子１１１及び第２のカナリアＦＦ１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。 （もっと読む）

【課題】高速動作に適したＮ型層を用いたＮ型ＴＦＴを液晶容量と、蓄積容量の充電に用いる場合には、リーク電流特性に劣るＮ型層を蓄積容量に用いることとなり、電荷保持特性が低下するという課題がある。またＰ型層を用いたＰ型ＴＦＴを液晶容量と、蓄積容量の充電に用いた場合には、Ｐ型ＴＦＴがＮ型ＴＦＴと比べ移動度が低いことから高速動作が困難となり、ＴＦＴによるスイッチング特性が劣化するという課題がある。
【解決手段】Ｎ型ＴＦＴ９０をスイッチングに用い、Ｐ型電極層４１を保持容量として用い、かつＰ延展部４０と、Ｎ型ドレイン側延展部１ｔとを切り離すことなく形成した。Ｐ延展部４０と、Ｎ型ドレイン側延展部１ｔとの間には段差はなく、コンタクトホール９４を形成するためのエッチング工程を均一な層厚を備えた第１層間絶縁層４に対して行うことができ、エッチングむら等による電気抵抗の増加を防止することが可能となる。 （もっと読む）

【課題】半導体装置に用いられる保護回路を効果的に機能させ、サージによる半導体装置の破壊を防ぐ。
【解決手段】端子電極と、保護回路と、集積回路と、それぞれを電気的に接続する配線を有し、保護回路は端子電極と集積回路の間に設けられ、端子電極と、保護回路と、集積回路を、配線を分岐することなく接続する半導体装置である。静電気放電による半導体装置の破壊を低減することができる。また、半導体装置の不良発生を低減することができる。 （もっと読む）

【課題】高いシングルイベント耐性を有するＮＡＮＤ素子、ＮＯＲ素子を提供する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。 （もっと読む）

【課題】液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供する。
【解決手段】Ｄ／Ａコンバータの基準電圧発生回路７１は、絶縁性基板と、この絶縁基板上に形成された不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。Ｄ／Ａコンバータのアナログバッファ回路は、基準電圧発生回路７１から出力された基準電圧Ｖ_０，Ｖ_１，Ｖ_２，Ｖ_３，…を受ける。不揮発性メモリ素子１３１，１３２，１３３，…の素子特性の変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっている。 （もっと読む）

【課題】薄膜トランジスターで回路構成した場合であっても安定した動作をする集積回路を提供する。
【解決手段】高電位源と低電位源との間に設けられた静電保護回路はＰ型トランジスターとＮ型トランジスターとが直列接続しており、Ｐ型トランジスターのソースとゲートが高電位源に接続し、Ｎ型トランジスターのソースとゲートが低電位源に接続し、Ｐ型トランジスターのドレインとＮ型トランジスターのドレインとが接続している。 （もっと読む）