【課題】通信距離が極端に短い場合においても正常に動作し、且つ通信距離が長い場合においては、保護回路での消費電力を抑え、信頼性の高い半導体装置（ＲＦＩＤ）を提供する。
【解決手段】無線によりデータの交信が可能な半導体装置（ＲＦＩＤ）を構成する素子を保護するための保護回路１０７を設けることに特徴を有する。そして、整流回路１０２において生成された直流電源電位が所定の値（基準値）以上となるときに保護回路１０７が動作するようにし、生成される直流電源電位の値を小さくする。一方、整流回路１０２において生成された直流電源電位が所定の値（基準値）以下となるときは、保護回路１０７が動作しないようにし、生成された直流電源電位の値をそのまま用いる。また、保護回路１０７のトランジスタ２０１，２０２は、酸化物半導体層により構成されており、トランジスタ２０１，２０２のオフ電流を下げ、保護回路１０７での消費電力を抑える。 （もっと読む）

【課題】容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置及びその製造方法を提供する。
【解決手段】絶縁性又は半絶縁性の基板１の表面に電子走行層３、電子供給層４が形成され、電子供給層４内には局所的なｐ型領域７が形成されており、基板１の裏面にｐ型領域７の一部を露出させる開口１ａが形成され、開口１ａを導電材料で埋め込みｐ型領域７とオーミック接続された裏面電極８を備え、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが構成される。 （もっと読む）

【課題】キャパシタ装置及びその製造方法を提供する。
【解決手段】本発明に係るキャパシタ装置１０は、第１導電型を有して第１電圧が印加される第１ウェル１０５及び第２導電型を有して第２電圧が印加される第２ウェル１１０を有する基板１００、及び第１または第２ウェル１０５，１１０と絶縁されるように第１または第２ウェル１０５，１１０の上部に配されたゲート電極１２６を含み、キャパシタ装置１０のキャパシタンスは、第１ウェル１０５と第２ウェル１１０との間の第１キャパシタンス及び第１または第２ウェル１０５，１１０とゲート電極１２６との間の第２キャパシタンスを含む。 （もっと読む）

【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを含む半導体集積回路装置において、半導体集積回路装置に入力される電源電圧が高い場合であっても、ＳＯＩ基板のＢＯＸ酸化膜やシリコン層を厚くすることなく、回路動作を安定させる。
【解決手段】ＭＯＳトランジスタＭ１〜Ｍ９は、シリコン基板、ＢＯＸ酸化膜及びシリコン活性層を有するＳＯＩ基板に形成され、かつ、ソース拡散層の底部及びドレイン拡散層の底部がＢＯＸ酸化膜に到達して形成されている。エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＭ１０は、ソース、ゲート及びボディが結線されて定電流源として機能し、ソース電位がシリコン基板電位よりも高くなることで飽和電流が減少する電気的特性をもっている。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】基板上に耐圧が異なる容量素子を共通の工程で形成する際に、基板上に残渣を残さないようにする。
【解決手段】基板１０の上に半導体不純物がドープされた第１ポリシリコン層４０を形成し、第１ポリシリコン層４０の上にＣＶＤ法により第１酸化膜４１を層状に堆積する（図２（ａ））。これにより、１回目の酸化で第１酸化膜４１を第１ポリシリコン層４０の粒界部に入り込ませないようにする。そして、第１酸化膜４１を第１ボトム膜２４にパターニングした後（図２（ｂ））、第１ポリシリコン層４０の上に第２酸化膜４２を形成する（図２（ｃ））。２回目の酸化は短時間で終わるので、第１ポリシリコン層４０の増速酸化が進行する前に第２酸化膜４２の形成が完了する。このため、第１ポリシリコン層４０をエッチングする際に第２酸化膜４２の一部がマスクとならないようにすることができる。 （もっと読む）

【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱ_Ｎ１〜Ｑ_Ｎ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ歪補償用容量回路ＣＡＰＣ２が接続されている。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。
【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。 （もっと読む）

【課題】電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減する。
【解決手段】半導体集積回路１は、第１と第２と第３の動作電圧供給端子２１、２２、２３と、第１と第２と第３の内部回路１１、１２、１３と、第１と第２と第３の静電保護回路４１、４２、４３と、接続中Ｃｄとを具備する。第１と第２と第３の内部回路１１、１２、１３は、第１と第２と第３の動作電圧供給端子２１、２２、２３の第１と第２と第３の動作電圧でそれぞれ動作する。第１と第２と第３の静電保護回路４１、４２、４３は、第１と第２と第３の動作電圧供給端子２１、２２、２３と接続中点Ｃｄの間にそれぞれ接続される。すなわち、第１と第２と第３の静電保護回路４１、４２、４３は、従来のΔ(デルタ)接続ではなく、接続中点Ｃｄに関してＹ(スター)接続される。 （もっと読む）

【課題】複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することが可能な検査方法及び半導体集積回路装置を提供する。
【解決手段】互いに積層される集積回路層１０及び２０に、複数の検査用整流素子部１５及び２５をそれぞれ形成する。複数の検査用整流素子部１５（２５）は、複数の接続用端子１４（２４）のそれぞれと正電源配線１３ａ（２３ａ）及び接地配線１３ｂ（２３ｂ）との間に接続され、整流素子１５ａ，１５ｂ（２５ａ，２５ｂ）を含み電流により発光する。複数の接続用端子１４及び２４を互いに電気的に接続したのち、正電源配線１３ａ（又は接地配線１３ｂ）と接地配線２３ｂ（又は正電源配線２３ａ）との間にバイアス電圧を印加し、検査用整流素子部２５の発光に基づいて、接続用端子１４及び２４の接続状態を検査する。 （もっと読む）

【課題】 ICないしLSIの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ICないしLSI中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートを分割してドレインにより近い分割ゲートへドレイン電位により近い電位でかつドレイン電位に応じて変化する電位を供給する手段をとる。 （もっと読む）

【課題】電流値だけでなく電流の流れる向きまで検出できる電流検出回路およびそれを有するインバータ回路が備えられる半導体装置を提供する。
【解決手段】下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆに対してセンス素子を備えると共に、各センス素子に対して電流検出抵抗１８ａ〜１８ｆが直列接続させる。これにより、各センス素子および電流検出抵抗１８ａ〜１８ｆに基づいて、具体的には第１電位および第２電位を検出することにより、各相の電流経路に流れる電流の電流値の絶対値および向きを検出することが可能となる。 （もっと読む）

【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱ_Ｎ１とＭＩＳＦＥＴＱ_Ｎ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。 （もっと読む）

【課題】１チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供する。
【解決手段】コンバータ電源回路部２の電源供給ライン８中、例えば、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側に電流制限抵抗２４０を備える。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。 （もっと読む）

【課題】静電気による薄膜トランジスタの閾値電圧変動や絶縁破壊短絡を抑制できる薄膜トランジスタ回路基板の製造方法及び薄膜トランジスタ回路基板を提供する。
【解決手段】薄膜トランジスタと、静電気誘導素子と、を基板上に有する薄膜トランジスタ回路基板の製造方法であって、基板に設けられた半導体層の上に、薄膜トランジスタの半導体層のパターンを形成する第１のフォトリソ工程と、静電気誘導素子の半導体層のパターンを形成する第２のフォトリソ工程と、基板に設けられた半導体層をエッチングする工程と、を実施することにより薄膜トランジスタの半導体層及び静電気誘導素子の半導体層を形成し、第１のフォトリソ工程におけるフォトレジストの硬化温度は、第２のフォトリソ工程におけるフォトレジストの硬化温度よりも高いことを特徴とする薄膜トランジスタ回路基板の製造方法。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱ_Ｎ１〜ＭＩＳＦＥＴＱ_Ｎ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱ_Ｎ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱ_Ｎ１になるに連れて、ゲート幅Ｗｇが大きくなるように構成されている。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）