化合物半導体装置及びその製造方法
【課題】容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置及びその製造方法を提供する。
【解決手段】絶縁性又は半絶縁性の基板１の表面に電子走行層３、電子供給層４が形成され、電子供給層４内には局所的なｐ型領域７が形成されており、基板１の裏面にｐ型領域７の一部を露出させる開口１ａが形成され、開口１ａを導電材料で埋め込みｐ型領域７とオーミック接続された裏面電極８を備え、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが構成される。
【解決手段】絶縁性又は半絶縁性の基板１の表面に電子走行層３、電子供給層４が形成され、電子供給層４内には局所的なｐ型領域７が形成されており、基板１の裏面にｐ型領域７の一部を露出させる開口１ａが形成され、開口１ａを導電材料で埋め込みｐ型領域７とオーミック接続された裏面電極８を備え、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４５７６号公報
【特許文献２】特開２００７−３２９２０５号公報
【特許文献３】特開２００６−１７３５８２号公報
【特許文献４】特開２００１−１６８１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところがＨＥＭＴでは、高電界下でインパクトイオン化によって生成される正孔（ホール）が電子走行層内に蓄積すると、デバイス耐圧の低下、キンク効果によるゲートの閾値電圧の変動やドレイン電流の変動等の問題を生じる。この問題を解決するためには、インパクトイオン化によって生じるホールを電子走行層から引き抜く（排出する）ことが効果的であることが知られている。
【０００５】
このホールを電子走行層から引き抜くべく、電子走行層上或いは電子走行層の裏面側にホール引き抜き用電極を設ける技術が案出されている（特許文献１〜４を参照）。
インパクトイオン化により生成したホールは、エネルギーバンドにおけるデバイス縦方向の荷電子帯の傾きにより、電子走行層の裏面側に移動し易いという性質がある。従って、電子走行層の裏面側にホール引き抜き用電極を配置することで、効果的にホールを引き抜くことができると考えられる（特許文献３，４を参照）。
【０００６】
しかしながら、特許文献３のように電子走行層の裏面に直接的にホール引き抜き用電極を設けた構成では、ホールを確実に引き抜くことはできない。そこで特許文献４のように、電子走行層下にｐ型ＧａＮ層を形成し、ｐ型ＧａＮ層の裏面にホール引き抜き用電極を設けることが考えられる。ところがこの場合、ｐ型ＧａＮ層の裏面の全面が導電層であるため、ＨＥＭＴの上下に容量成分が発生し、高周波特性が劣化する。また、ドレイン電極とホール引き抜き用電極との間で高電界が印加されるため、耐圧の低下も懸念される。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、基板と、前記基板の表面の上方に形成された化合物半導体層とを含み、前記基板の裏面に開口が形成され、前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備える。
【０００９】
化合物半導体装置の製造方法の一態様は、基板の表面の上方に化合物半導体層を形成する工程と、前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程とを含む。
【発明の効果】
【００１０】
上記した各態様によれば、容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【図５】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの作用効果を説明するための概略平面図である。
【図７】図６の破線Ｉ−Ｉ'に沿った概略断面図であり、図３（ｃ）に対応する図である。
【図８】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの電子走行層及び電子供給層におけるエネルギーバンド図である。
【図９】第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１０】図９の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１１】第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１２】図１１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１３】第１の実施形態の変形例３によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１４】図１３の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１５】第１の実施形態の変形例４によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１６】図１５の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１７】第１の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１８】図１７の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１９】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図２０】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図２１】第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図２２】図２１の破線Ｉ−Ｉ'に沿った概略断面に対応した概略断面図である。
【図２３】第３の実施形態による電源装置の概略構成を示す結線図である。
【図２４】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図４及び図５は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【００１４】
先ず、成長用の基板１を用意する。基板１としては、絶縁性又は半絶縁性の基板を用いる。例えば、半絶縁性のＳｉＣ基板、半絶縁性のＧａＮ基板、半絶縁性のＳｉ基板、絶縁性のサファイア基板等が好ましい。本実施形態では、半絶縁性のＳｉＣ基板を使用する。
【００１５】
図１（ａ）に示すように、基板１上に、バッファ層２、電子走行層３、電子供給層４を順次形成する。
詳細には、基板１上に、例えば分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により、以下の各化合物半導体層を成長する。ＭＢＥ法の代わりに、有機金属気相成長法であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いても良い。
【００１６】
ＳｉＣ基板１上に、ＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮを順次堆積し、バッファ層２、電子走行層３、電子供給層４を積層形成する。ここで、バッファ層２は膜厚２０ｎｍ程度、電子走行層３は膜厚２μｍ程度、電子供給層４は膜厚２０ｎｍ程度で例えばＡｌ比率０．２に形成する。電子走行層３と電子供給層４との間に、例えばｉ−ＡｌＧａＮを成長して中間層を形成するようにしても良い。電子供給層４上に、例えばｎ+−ＧａＮを成長してキャップ層を形成するようにしても好適である。
【００１７】
上記のＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１８】
続いて、図１（ｂ）に示すように、電子供給層４上に保護膜５を形成する。
詳細には、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、電子供給層４上に膜厚２００ｎｍ程度にＳｉＯ2を堆積し、保護膜５を形成する。この保護膜５は、基板１の裏面側の工程時において表面側を保護するものである。このような役割の保護膜５としては、基板１の裏面側の工程の熱処理時に印加される温度に対して耐性を有し、且つＧａＮ及びＡｌＧａＮとの反応性が低い材料である必要があり、ＳｉＯ2が好ましい。使用温度によっては、保護膜５にＳｉＮやＡｌＮ等を適用することもできる。
【００１９】
続いて、図１（ｃ）に示すように、基板１の裏面に開口１ａを形成する。
詳細には、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ａが形成される。
【００２０】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。また、エッチング中に、エッチングされた電子走行層３のＧａＮにおけるＧａのプラズマ発光波長をモニタリングする等して、エッチングのエンドポイントを検知することも可能である。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ａに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ａが形成される。
【００２１】
続いて、図２（ａ）に示すように、開口１ａの底面に露出する電子走行層３の部分にｐ型領域７を形成する。
詳細には、エッチングマスク６をイオン注入用マスクとして用い、開口６ａから露出する、開口１ａの底面に露出する電子走行層３の部分にｐ型不純物、例えばベリリウムイオン（Ｂｅ+）を例えば２００ｎｍ程度の深さまでイオン注入する。ｐ型不純物として、Ｂｅ+の代わりにマグネシウムイオン（Ｍｇ+）を用いても良い。
イオン注入後、例えば窒素雰囲気下において、基板１に例えば９００℃で３０分間程度のアニール処理を施し、電子走行層３のｐ型不純物を拡散させる。これにより、開口１ａの底面に露出する電子走行層３の部分に局所的なｐ型領域７が形成される。
残存したエッチングマスク６は、所定のウェットエッチングにより除去する。
【００２２】
続いて、図２（ｂ）に示すように、基板１の裏面に裏面電極８を形成する。
詳細には、開口１ａの内壁面（側面及び底面）上を含む基板１の裏面上に導電材料、ここでは例えばＮｉ及びＡｕをスパッタ法等により膜厚１０ｎｍ程度及び２００ｎｍ程度に順次堆積する。これにより、開口１ａの内壁面を含む基板１の裏面全面に、ｐ型領域７とオーミック接触する裏面電極８が形成される。裏面電極８は、後工程で形成されるソース電極（ソース配線）とコンタクト孔等を通じて、或いは実装のワイヤー等を介して適宜に接続される。裏面電極８をソース電極ではなくゲート電極（ゲート配線）と接続するようにしても良い。
【００２３】
続いて、図２（ｃ）に示すように、図１（ｃ）〜図２（ｂ）で基板１の表面を保護するために用いた保護膜５を除去する。
詳細には、フッ酸等を用いて基板１の表面をウェットエッチングする、これにより、基板１の表面の保護膜５が除去される。
【００２４】
続いて、図４（ａ）に示すように、電子供給層４上に素子分離構造１０を形成する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、電子供給層４の素子分離領域の予定部位を露出させる開口を有するレジストマスクが形成される。
次に、レジストマスクを用いて、電子供給層４の開口から露出する部位に不純物、例えば硼素（ボロン）又はアルゴン（Ａｒ）等をイオン注入する。これにより、電子供給層４の素子分離領域に素子分離構造１０が形成される。素子分離構造の形成は、このイオン注入の代わりに、いわゆるＳＴＩ（Shallow Trench Isolation）法により、例えば塩素系ドライエッチングを用いて行っても良い。
【００２５】
続いて、図３（ａ）及び図４（ｂ）に示すように、ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂを形成する。図４（ｂ）の破線Ｉ−Ｉ'に沿った断面が図３（ａ）に該当する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びソース配線、ドレイン電極及びドレイン配線の形成予定部位を開口するレジストマスクが形成される。
【００２６】
次に、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、上記の開口を埋め込むようにレジストマスク上にＴｉ及びＡｌを膜厚１００ｎｍ程度及び３０ｎｍ程度に順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば７００℃程度で熱処理し、Ｔｉ／Ａｌの電子供給層４とのオーミックコンタクトを確立する。以上により、電子供給層４上に、ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂが形成される。図４（ａ）のように、ソース電極９ａ及びソース配線９ｂ、ドレイン電極１１ａ及びドレイン配線１１ｂはそれぞれ一体形成されている。ソース電極９ａ及びドレイン電極１１ａは電子供給層４上の素子分離構造１０で画定された活性領域上に、ソース配線９ｂ及びドレイン配線１１ｂは素子分離構造１０上にそれぞれ配設される。各ソース電極９ａと各ドレイン電極１１ａとは、長手方向に沿って順次隣接して櫛歯状（フィンガー状）に配設される。
【００２７】
ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂを形成した後、例えばソース配線９ｂのみを覆う絶縁膜を形成する。
詳細には、基板１の全面に絶縁膜、例えばＳｉＮ膜をＣＶＤ法等で堆積した後、リソグラフィー及びドライエッチングにより絶縁膜を、ソース配線９ｂのみを覆う形状に加工する。
【００２８】
続いて、図３（ｂ）及び図５に示すように、ゲート電極１２ａ及びゲート配線１２ｂを形成する。図５の破線Ｉ−Ｉ'に沿った断面が図３（ｂ）に該当する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ゲート電極及びゲート配線の形成予定部位を開口するレジストマスクが形成される。
【００２９】
次に、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、上記の開口を埋め込むようにレジストマスク上にＮｉ及びＡｕを膜厚１０ｎｍ程度及び２００ｎｍ程度に順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層４上にゲート電極１２ａ及びゲート配線１２ｂが形成される。図４（ｂ）のように、ゲート電極１２ａ及びゲート配線１２ｂは一体形成されており、一対のゲート電極１２ａが各ソース電極９ａの両側に長手方向に沿って隣接するように配設される。
【００３０】
続いて、図３（ｃ）に示すように、パッシベーション膜１３を形成する。
詳細には、例えばＣＶＤ法により、電子供給層４上の全面を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚５００ｎｍ程度に堆積する。これにより、パッシベーション膜１３が形成される。
【００３１】
しかる後、層間絶縁膜の形成、ソース電極９ａ、ドレイン電極１１ａ、及びゲート電極１２ａとそれぞれ導通する各配線の形成等の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、その作用効果を比較例との比較に基づいて説明する。
図６（パッシベーション膜１３は省略）は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの作用効果を説明するための概略平面図であり、図５に対応する図である。図７は、図６の破線Ｉ−Ｉ'に沿った概略断面図であり、図３（ｃ）に対応する図である。図８は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの電子走行層及び電子供給層におけるエネルギーバンド図である。
【００３３】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図７のように、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。本実施形態では、図６及び図７のように、基板１の裏面のソース電極９ａの直下に位置整合する部分のみに、開口１ａが形成されている。当該部分は開口１ａの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００３４】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子走行層４の２ＤＥＧで発生するホールは、図８のように、電位勾配により電子走行層４内で裏面側に向かって移動する。このときホールは、電子走行層４内の裏面側で、ソース電極９ａの直下に形成されたｐ型領域７に移動する。これは、ｐ型半導体ではホールが電気伝導を担うことに起因する。ｐ型領域７に移動したホールは、裏面電極８を介して排出される。ｐ型領域７は、基板１の開口１ａの底面に位置整合するように電子走行層４内で局所的に形成されている。従って、ｐ型領域７は、基板１の裏面では、開口１ａの底面のみで露出する。そのため基板１では、開口１ａ以外の箇所においては、ドレイン電極１１ａ及びゲート電極１２ａと裏面電極８との間には、導電領域であるｐ型領域７はなく、基板１の厚い非加工部分が存在する。この構成により、基板の裏面に導電領域が存在することに起因する容量増加の問題、及びドレイン電極と裏面電極との間の絶縁破壊の問題が生じることなく、インパクトイオン化によって発生したホールを効果的に除去することが可能となる。
【００３５】
以上説明したように、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。
【００３６】
−変形例−
以下、第１の実施形態の諸変形例について説明する。これらの変形例では、第１の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
【００３７】
（変形例１）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図９は、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１０は、図９の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００３８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１０のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｂが形成される。
【００３９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｂに倣って、ソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｂが形成される。
【００４０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図９のように、基板１の裏面のソース配線９ｂの直下に位置整合する部分のみに、開口１ｂが形成されている。当該部分は開口１ｂの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００４１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、基板１の裏面で開口１ｂをソース配線９ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００４２】
（変形例２）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１１は、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１２は、図１１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００４３】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１２のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｃが形成される。
【００４４】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｃに倣って、ソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｃが形成される。
【００４５】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１１のように、基板１の裏面のソース電極９ａ及びソース配線９ｂの直下に位置整合する部分のみに、開口１ｃが形成されている。当該部分は開口１ｃの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００４６】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｃの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｃをソース電極９ａ及びソース配線９ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００４７】
（変形例３）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１３は、第１の実施形態の変形例３によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１４は、図１３の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００４８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１４のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｄが形成される。
【００４９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｄに倣って、ソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｄが形成される。
【００５０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１３のように、基板１の裏面のソース電極９ａ及びその両側のゲート電極１２ａの直下に位置整合する部分のみに、開口１ｄが形成されている。当該部分は開口１ｄの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００５１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｄの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｄをソース電極９ａ及びその両側のゲート電極１２ａに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００５２】
（変形例４）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１５は、第１の実施形態の変形例４によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１６は、図１５の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００５３】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１６のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース配線及びこれに隣接するゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｅが形成される。
【００５４】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｅに倣って、ソース配線及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｅが形成される。
【００５５】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１５のように、基板１の裏面のソース配線９ｂ及びゲート配線１２ｂの直下に位置整合する部分のみに、開口１ｅが形成されている。当該部分は開口１ｅの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００５６】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、基板１の裏面で開口１ｅをソース配線９ｂ及びゲート配線１２ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００５７】
（変形例５）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１７は、第１の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１８は、図１７の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００５８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
図１８のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上の所定部位の直下に位置整合する基板１の裏面の領域を露出させる開口６ｆが形成される。この所定部位は、ソース電極及びソース配線、並びにソース電極の両側のゲート電極及びソース電極に隣接するゲート配線の形成予定部位である。
【００５９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｆに倣って、ソース電極ソース配線並びにゲート電極及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｆが形成される。
【００６０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１７のように、基板１の裏面のソース電極９ａ及びソース配線９ｂ並びにゲート電極１２ａ及びゲート配線１２ｂの直下に位置整合する部分のみに、開口１ｆが形成されている。当該部分は開口１ｆの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００６１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｆの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｆをソース電極９ａ及びソース配線９ｂ並びにゲート電極１２ａ及びゲート配線１２ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００６２】
（第２の実施形態）
本実施形態では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート電極、ソース電極及びドレイン電極の形状が異なる点で第１の実施形態と相違する。本実施形態では、第１の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
図１９は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図２０は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図であり、（ａ）が第１の実施形態の図１（ｃ）に相当する工程、（ｂ）が第１の実施形態の図３（ｃ）に相当する工程を示す。
【００６３】
本実施形態では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。第１の実施形態では、ゲート電極、ソース電極及びドレイン電極を櫛歯状とするのに対して、本実施形態ではこれらを同心円状に形成する。
【００６４】
図１９のように、電子供給層４上において、破線で示す仮想の複数のハニカム（６角形状）領域内に、中央部位にソース電極２１が形成され、ソース電極２１を中心とした同心円環状にゲート電極２３が、その外側に同心円環状にドレイン電極２２が形成されている。各ハニカム領域のソース電極２１同士、ドレイン電極２２同士、及びゲート電極２３同士は、電子供給層４の上層において、ビア孔等を通じて適宜に接続される。
【００６５】
本実施形態では、第１の実施形態の図１（ｃ）に相当する工程を以下のように行う。
図２０（ａ）のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６Ａが形成される。
【００６６】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６Ａに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１Ａが形成される。
【００６７】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図２０（ｂ）のように、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。本実施形態では、図１９及び図２０（ｂ）のように、基板１の裏面のソース電極２１の直下に位置整合する部分のみに、開口１Ａが形成されている。当該部分は開口１Ａの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極２１とコンタクト孔等を通じて適宜に接続される。
【００６８】
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極２２と裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。
【００６９】
（変形例）
以下、第２の実施形態の諸変形例について説明する。本例では、第２の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第２の実施形態と相違する。
図２１は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図２２は、図２１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、（ａ）が第１の実施形態の図１（ｃ）に相当する工程、（ｂ）が第１の実施形態の図３（ｃ）に相当する工程を示す概略断面図である。
【００７０】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
図２２（ａ）のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６Ｂが形成される。
【００７１】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６Ｂに倣って、ソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１Ｂが形成される。
【００７２】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図２１のように、基板１の裏面のソース電極２１及びゲート電極２３の直下に位置整合する部分のみに、開口１Ｂが形成されている。図２２（ｂ）のように、当該部分は開口１Ｂの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極２１とコンタクト孔等を通じて適宜に接続される。
【００７３】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極２２と裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１Ｂの一部がソース電極２１の直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１Ｂをソース電極２１及びゲート電極２３に位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００７４】
上記した第１及び第２の実施形態、これらの諸変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではなく、その他のＨＥＭＴにも適用できる。例えば、以下の態様（１）〜（５）等が考えられる。
【００７５】
態様（１）
化合物半導体装置として、ＩｎＡｌＮ／ＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層３がｉ−ＡｌＮ、電子供給層４がｎ−ＩｎＡｌＮで形成される。
【００７６】
態様（２）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層３がｉ−ＡｌＮ、電子供給層４がｎ−ＩｎＡｌＧａＮで形成される。
【００７７】
態様（３）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、例えば図１（ａ）において、電子走行層３がｉ−ＩｎＡｌＮ、電子供給層４がｎ−ＩｎＡｌＧａＮで形成される。
【００７８】
態様（４）
化合物半導体装置として、Ａｌ0.5Ｇａ0.5Ｎ／Ａｌ0.3Ｇａ0.7Ｎ・ＨＥＭＴを開示する。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、例えば図１（ａ）において、電子走行層３がｉ−Ａｌ0.3Ｇａ0.7Ｎ、電子供給層４がｎ−Ａｌ0.5Ｇａ0.5Ｎで形成される。
【００７９】
態様（５）
化合物半導体装置として、ＺｎＭｇＯ／ＺｎＯ・ＨＥＭＴを開示する。
この場合、例えば図１（ａ）において、電子走行層３がｉ−ＺｎＯ、電子供給層４がｎ−ＺｎＭｇＯで形成される。
【００８０】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを備えた電源装置を開示する。
図２３は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００８１】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００８２】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた一般的なＭＩＳ・ＦＥＴとされている。
【００８３】
本実施形態では、容量増加による高周波特性の劣化、及びドレインと裏面電極との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能とするＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００８４】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを備えた高周波増幅器を開示する。
図２４は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００８５】
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを有している。なお図２４では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００８６】
本実施形態では、容量増加による高周波特性の劣化、及びドレインと裏面電極との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能とするＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００８７】
以下、化合物半導体装置及びその製造方法、電源回路、及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００８８】
（付記１）基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。
【００８９】
（付記２）前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００９０】
（付記３）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９１】
（付記４）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９２】
（付記５）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９３】
（付記６）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びゲート電極の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９４】
（付記７）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース配線及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９５】
（付記８）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線並びにゲート電極及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９６】
（付記９）基板の表面の上方に化合物半導体層を形成する工程と、
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【００９７】
（付記１０）前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００９８】
（付記１１）前記ｐ型不純物は、ベリリウムイオン又はマグネシウムイオンであることを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
【００９９】
（付記１２）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１００】
（付記１３）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０１】
（付記１４）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びソース配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０２】
（付記１５）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びゲート電極を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１６）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース配線及びゲート配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１７）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びソース配線並びにゲート電極及びゲート配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０５】
（付記１８）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備え、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする電源回路。
【０１０６】
（付記１９）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする高周波増幅器。
【符号の説明】
【０１０７】
１ 基板
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１Ａ，１Ｂ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６Ａ，６Ｂ 開口
２ バッファ層
３ 電子走行層
４ 電子供給層
５ 保護膜
６ エッチングマスク
７ ｐ型領域
８ 裏面電極
９ａ，２１ ソース電極
９ｂ ソース配線
１０ 素子分離構造
１１ａ，２２ ドレイン電極
１１ｂ ドレイン配線
１２ａ，２３ ゲート電極
１２ｂ ゲート配線
１３ パッシベーション膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４５７６号公報
【特許文献２】特開２００７−３２９２０５号公報
【特許文献３】特開２００６−１７３５８２号公報
【特許文献４】特開２００１−１６８１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところがＨＥＭＴでは、高電界下でインパクトイオン化によって生成される正孔（ホール）が電子走行層内に蓄積すると、デバイス耐圧の低下、キンク効果によるゲートの閾値電圧の変動やドレイン電流の変動等の問題を生じる。この問題を解決するためには、インパクトイオン化によって生じるホールを電子走行層から引き抜く（排出する）ことが効果的であることが知られている。
【０００５】
このホールを電子走行層から引き抜くべく、電子走行層上或いは電子走行層の裏面側にホール引き抜き用電極を設ける技術が案出されている（特許文献１〜４を参照）。
インパクトイオン化により生成したホールは、エネルギーバンドにおけるデバイス縦方向の荷電子帯の傾きにより、電子走行層の裏面側に移動し易いという性質がある。従って、電子走行層の裏面側にホール引き抜き用電極を配置することで、効果的にホールを引き抜くことができると考えられる（特許文献３，４を参照）。
【０００６】
しかしながら、特許文献３のように電子走行層の裏面に直接的にホール引き抜き用電極を設けた構成では、ホールを確実に引き抜くことはできない。そこで特許文献４のように、電子走行層下にｐ型ＧａＮ層を形成し、ｐ型ＧａＮ層の裏面にホール引き抜き用電極を設けることが考えられる。ところがこの場合、ｐ型ＧａＮ層の裏面の全面が導電層であるため、ＨＥＭＴの上下に容量成分が発生し、高周波特性が劣化する。また、ドレイン電極とホール引き抜き用電極との間で高電界が印加されるため、耐圧の低下も懸念される。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、基板と、前記基板の表面の上方に形成された化合物半導体層とを含み、前記基板の裏面に開口が形成され、前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備える。
【０００９】
化合物半導体装置の製造方法の一態様は、基板の表面の上方に化合物半導体層を形成する工程と、前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程とを含む。
【発明の効果】
【００１０】
上記した各態様によれば、容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【図５】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの作用効果を説明するための概略平面図である。
【図７】図６の破線Ｉ−Ｉ'に沿った概略断面図であり、図３（ｃ）に対応する図である。
【図８】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの電子走行層及び電子供給層におけるエネルギーバンド図である。
【図９】第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１０】図９の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１１】第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１２】図１１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１３】第１の実施形態の変形例３によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１４】図１３の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１５】第１の実施形態の変形例４によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１６】図１５の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１７】第１の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図１８】図１７の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【図１９】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図２０】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図２１】第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。
【図２２】図２１の破線Ｉ−Ｉ'に沿った概略断面に対応した概略断面図である。
【図２３】第３の実施形態による電源装置の概略構成を示す結線図である。
【図２４】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図４及び図５は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における所定の工程を示す概略平面図である。
【００１４】
先ず、成長用の基板１を用意する。基板１としては、絶縁性又は半絶縁性の基板を用いる。例えば、半絶縁性のＳｉＣ基板、半絶縁性のＧａＮ基板、半絶縁性のＳｉ基板、絶縁性のサファイア基板等が好ましい。本実施形態では、半絶縁性のＳｉＣ基板を使用する。
【００１５】
図１（ａ）に示すように、基板１上に、バッファ層２、電子走行層３、電子供給層４を順次形成する。
詳細には、基板１上に、例えば分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により、以下の各化合物半導体層を成長する。ＭＢＥ法の代わりに、有機金属気相成長法であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いても良い。
【００１６】
ＳｉＣ基板１上に、ＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮを順次堆積し、バッファ層２、電子走行層３、電子供給層４を積層形成する。ここで、バッファ層２は膜厚２０ｎｍ程度、電子走行層３は膜厚２μｍ程度、電子供給層４は膜厚２０ｎｍ程度で例えばＡｌ比率０．２に形成する。電子走行層３と電子供給層４との間に、例えばｉ−ＡｌＧａＮを成長して中間層を形成するようにしても良い。電子供給層４上に、例えばｎ+−ＧａＮを成長してキャップ層を形成するようにしても好適である。
【００１７】
上記のＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１８】
続いて、図１（ｂ）に示すように、電子供給層４上に保護膜５を形成する。
詳細には、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、電子供給層４上に膜厚２００ｎｍ程度にＳｉＯ2を堆積し、保護膜５を形成する。この保護膜５は、基板１の裏面側の工程時において表面側を保護するものである。このような役割の保護膜５としては、基板１の裏面側の工程の熱処理時に印加される温度に対して耐性を有し、且つＧａＮ及びＡｌＧａＮとの反応性が低い材料である必要があり、ＳｉＯ2が好ましい。使用温度によっては、保護膜５にＳｉＮやＡｌＮ等を適用することもできる。
【００１９】
続いて、図１（ｃ）に示すように、基板１の裏面に開口１ａを形成する。
詳細には、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ａが形成される。
【００２０】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。また、エッチング中に、エッチングされた電子走行層３のＧａＮにおけるＧａのプラズマ発光波長をモニタリングする等して、エッチングのエンドポイントを検知することも可能である。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ａに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ａが形成される。
【００２１】
続いて、図２（ａ）に示すように、開口１ａの底面に露出する電子走行層３の部分にｐ型領域７を形成する。
詳細には、エッチングマスク６をイオン注入用マスクとして用い、開口６ａから露出する、開口１ａの底面に露出する電子走行層３の部分にｐ型不純物、例えばベリリウムイオン（Ｂｅ+）を例えば２００ｎｍ程度の深さまでイオン注入する。ｐ型不純物として、Ｂｅ+の代わりにマグネシウムイオン（Ｍｇ+）を用いても良い。
イオン注入後、例えば窒素雰囲気下において、基板１に例えば９００℃で３０分間程度のアニール処理を施し、電子走行層３のｐ型不純物を拡散させる。これにより、開口１ａの底面に露出する電子走行層３の部分に局所的なｐ型領域７が形成される。
残存したエッチングマスク６は、所定のウェットエッチングにより除去する。
【００２２】
続いて、図２（ｂ）に示すように、基板１の裏面に裏面電極８を形成する。
詳細には、開口１ａの内壁面（側面及び底面）上を含む基板１の裏面上に導電材料、ここでは例えばＮｉ及びＡｕをスパッタ法等により膜厚１０ｎｍ程度及び２００ｎｍ程度に順次堆積する。これにより、開口１ａの内壁面を含む基板１の裏面全面に、ｐ型領域７とオーミック接触する裏面電極８が形成される。裏面電極８は、後工程で形成されるソース電極（ソース配線）とコンタクト孔等を通じて、或いは実装のワイヤー等を介して適宜に接続される。裏面電極８をソース電極ではなくゲート電極（ゲート配線）と接続するようにしても良い。
【００２３】
続いて、図２（ｃ）に示すように、図１（ｃ）〜図２（ｂ）で基板１の表面を保護するために用いた保護膜５を除去する。
詳細には、フッ酸等を用いて基板１の表面をウェットエッチングする、これにより、基板１の表面の保護膜５が除去される。
【００２４】
続いて、図４（ａ）に示すように、電子供給層４上に素子分離構造１０を形成する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、電子供給層４の素子分離領域の予定部位を露出させる開口を有するレジストマスクが形成される。
次に、レジストマスクを用いて、電子供給層４の開口から露出する部位に不純物、例えば硼素（ボロン）又はアルゴン（Ａｒ）等をイオン注入する。これにより、電子供給層４の素子分離領域に素子分離構造１０が形成される。素子分離構造の形成は、このイオン注入の代わりに、いわゆるＳＴＩ（Shallow Trench Isolation）法により、例えば塩素系ドライエッチングを用いて行っても良い。
【００２５】
続いて、図３（ａ）及び図４（ｂ）に示すように、ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂを形成する。図４（ｂ）の破線Ｉ−Ｉ'に沿った断面が図３（ａ）に該当する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びソース配線、ドレイン電極及びドレイン配線の形成予定部位を開口するレジストマスクが形成される。
【００２６】
次に、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、上記の開口を埋め込むようにレジストマスク上にＴｉ及びＡｌを膜厚１００ｎｍ程度及び３０ｎｍ程度に順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば７００℃程度で熱処理し、Ｔｉ／Ａｌの電子供給層４とのオーミックコンタクトを確立する。以上により、電子供給層４上に、ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂが形成される。図４（ａ）のように、ソース電極９ａ及びソース配線９ｂ、ドレイン電極１１ａ及びドレイン配線１１ｂはそれぞれ一体形成されている。ソース電極９ａ及びドレイン電極１１ａは電子供給層４上の素子分離構造１０で画定された活性領域上に、ソース配線９ｂ及びドレイン配線１１ｂは素子分離構造１０上にそれぞれ配設される。各ソース電極９ａと各ドレイン電極１１ａとは、長手方向に沿って順次隣接して櫛歯状（フィンガー状）に配設される。
【００２７】
ソース電極９ａ及びソース配線９ｂ、並びにドレイン電極１１ａ及びドレイン配線１１ｂを形成した後、例えばソース配線９ｂのみを覆う絶縁膜を形成する。
詳細には、基板１の全面に絶縁膜、例えばＳｉＮ膜をＣＶＤ法等で堆積した後、リソグラフィー及びドライエッチングにより絶縁膜を、ソース配線９ｂのみを覆う形状に加工する。
【００２８】
続いて、図３（ｂ）及び図５に示すように、ゲート電極１２ａ及びゲート配線１２ｂを形成する。図５の破線Ｉ−Ｉ'に沿った断面が図３（ｂ）に該当する。
詳細には、先ず、電子供給層４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ゲート電極及びゲート配線の形成予定部位を開口するレジストマスクが形成される。
【００２９】
次に、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、上記の開口を埋め込むようにレジストマスク上にＮｉ及びＡｕを膜厚１０ｎｍ程度及び２００ｎｍ程度に順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層４上にゲート電極１２ａ及びゲート配線１２ｂが形成される。図４（ｂ）のように、ゲート電極１２ａ及びゲート配線１２ｂは一体形成されており、一対のゲート電極１２ａが各ソース電極９ａの両側に長手方向に沿って隣接するように配設される。
【００３０】
続いて、図３（ｃ）に示すように、パッシベーション膜１３を形成する。
詳細には、例えばＣＶＤ法により、電子供給層４上の全面を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚５００ｎｍ程度に堆積する。これにより、パッシベーション膜１３が形成される。
【００３１】
しかる後、層間絶縁膜の形成、ソース電極９ａ、ドレイン電極１１ａ、及びゲート電極１２ａとそれぞれ導通する各配線の形成等の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、その作用効果を比較例との比較に基づいて説明する。
図６（パッシベーション膜１３は省略）は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの作用効果を説明するための概略平面図であり、図５に対応する図である。図７は、図６の破線Ｉ−Ｉ'に沿った概略断面図であり、図３（ｃ）に対応する図である。図８は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの電子走行層及び電子供給層におけるエネルギーバンド図である。
【００３３】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図７のように、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。本実施形態では、図６及び図７のように、基板１の裏面のソース電極９ａの直下に位置整合する部分のみに、開口１ａが形成されている。当該部分は開口１ａの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００３４】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子走行層４の２ＤＥＧで発生するホールは、図８のように、電位勾配により電子走行層４内で裏面側に向かって移動する。このときホールは、電子走行層４内の裏面側で、ソース電極９ａの直下に形成されたｐ型領域７に移動する。これは、ｐ型半導体ではホールが電気伝導を担うことに起因する。ｐ型領域７に移動したホールは、裏面電極８を介して排出される。ｐ型領域７は、基板１の開口１ａの底面に位置整合するように電子走行層４内で局所的に形成されている。従って、ｐ型領域７は、基板１の裏面では、開口１ａの底面のみで露出する。そのため基板１では、開口１ａ以外の箇所においては、ドレイン電極１１ａ及びゲート電極１２ａと裏面電極８との間には、導電領域であるｐ型領域７はなく、基板１の厚い非加工部分が存在する。この構成により、基板の裏面に導電領域が存在することに起因する容量増加の問題、及びドレイン電極と裏面電極との間の絶縁破壊の問題が生じることなく、インパクトイオン化によって発生したホールを効果的に除去することが可能となる。
【００３５】
以上説明したように、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。
【００３６】
−変形例−
以下、第１の実施形態の諸変形例について説明する。これらの変形例では、第１の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
【００３７】
（変形例１）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図９は、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１０は、図９の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００３８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１０のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｂが形成される。
【００３９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｂに倣って、ソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｂが形成される。
【００４０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図９のように、基板１の裏面のソース配線９ｂの直下に位置整合する部分のみに、開口１ｂが形成されている。当該部分は開口１ｂの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００４１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、基板１の裏面で開口１ｂをソース配線９ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００４２】
（変形例２）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１１は、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１２は、図１１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００４３】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１２のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｃが形成される。
【００４４】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｃに倣って、ソース電極及びソース配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｃが形成される。
【００４５】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１１のように、基板１の裏面のソース電極９ａ及びソース配線９ｂの直下に位置整合する部分のみに、開口１ｃが形成されている。当該部分は開口１ｃの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００４６】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｃの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｃをソース電極９ａ及びソース配線９ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００４７】
（変形例３）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１３は、第１の実施形態の変形例３によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１４は、図１３の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００４８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１４のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｄが形成される。
【００４９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｄに倣って、ソース電極及びその両側のゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｄが形成される。
【００５０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１３のように、基板１の裏面のソース電極９ａ及びその両側のゲート電極１２ａの直下に位置整合する部分のみに、開口１ｄが形成されている。当該部分は開口１ｄの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００５１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｄの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｄをソース電極９ａ及びその両側のゲート電極１２ａに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００５２】
（変形例４）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１５は、第１の実施形態の変形例４によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１６は、図１５の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００５３】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
先ず、図１６のように、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース配線及びこれに隣接するゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６ｅが形成される。
【００５４】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｅに倣って、ソース配線及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｅが形成される。
【００５５】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１５のように、基板１の裏面のソース配線９ｂ及びゲート配線１２ｂの直下に位置整合する部分のみに、開口１ｅが形成されている。当該部分は開口１ｅの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００５６】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、基板１の裏面で開口１ｅをソース配線９ｂ及びゲート配線１２ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００５７】
（変形例５）
本例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第１の実施形態と相違する。
図１７は、第１の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図１８は、図１７の破線Ｉ−Ｉ'に沿った概略断面に対応しており、第１の実施形態の図１（ｃ）に相当する工程を示す概略断面図である。
【００５８】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
図１８のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上の所定部位の直下に位置整合する基板１の裏面の領域を露出させる開口６ｆが形成される。この所定部位は、ソース電極及びソース配線、並びにソース電極の両側のゲート電極及びソース電極に隣接するゲート配線の形成予定部位である。
【００５９】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６ｆに倣って、ソース電極ソース配線並びにゲート電極及びゲート配線の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１ｆが形成される。
【００６０】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１７のように、基板１の裏面のソース電極９ａ及びソース配線９ｂ並びにゲート電極１２ａ及びゲート配線１２ｂの直下に位置整合する部分のみに、開口１ｆが形成されている。当該部分は開口１ｆの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極９ａ（ソース配線９ｂ）とコンタクト孔等を通じて適宜に接続される。
【００６１】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極１１ａ及びドレイン配線１１ｂと裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１ｆの一部がソース電極９ａの直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１ｆをソース電極９ａ及びソース配線９ｂ並びにゲート電極１２ａ及びゲート配線１２ｂに位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００６２】
（第２の実施形態）
本実施形態では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート電極、ソース電極及びドレイン電極の形状が異なる点で第１の実施形態と相違する。本実施形態では、第１の実施形態に対応する構成部材等について同符号を付し、詳しい説明を省略する。
図１９は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図２０は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図であり、（ａ）が第１の実施形態の図１（ｃ）に相当する工程、（ｂ）が第１の実施形態の図３（ｃ）に相当する工程を示す。
【００６３】
本実施形態では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。第１の実施形態では、ゲート電極、ソース電極及びドレイン電極を櫛歯状とするのに対して、本実施形態ではこれらを同心円状に形成する。
【００６４】
図１９のように、電子供給層４上において、破線で示す仮想の複数のハニカム（６角形状）領域内に、中央部位にソース電極２１が形成され、ソース電極２１を中心とした同心円環状にゲート電極２３が、その外側に同心円環状にドレイン電極２２が形成されている。各ハニカム領域のソース電極２１同士、ドレイン電極２２同士、及びゲート電極２３同士は、電子供給層４の上層において、ビア孔等を通じて適宜に接続される。
【００６５】
本実施形態では、第１の実施形態の図１（ｃ）に相当する工程を以下のように行う。
図２０（ａ）のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６Ａが形成される。
【００６６】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６Ａに倣って、ソース電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１Ａが形成される。
【００６７】
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図２０（ｂ）のように、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。本実施形態では、図１９及び図２０（ｂ）のように、基板１の裏面のソース電極２１の直下に位置整合する部分のみに、開口１Ａが形成されている。当該部分は開口１Ａの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極２１とコンタクト孔等を通じて適宜に接続される。
【００６８】
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極２２と裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。
【００６９】
（変形例）
以下、第２の実施形態の諸変形例について説明する。本例では、第２の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、基板１の裏面の開口の形成領域が異なる点で第２の実施形態と相違する。
図２１は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略平面図である。図２２は、図２１の破線Ｉ−Ｉ'に沿った概略断面に対応しており、（ａ）が第１の実施形態の図１（ｃ）に相当する工程、（ｂ）が第１の実施形態の図３（ｃ）に相当する工程を示す概略断面図である。
【００７０】
本例では、第１の実施形態の図１（ａ）〜図３（ｃ）、図４及び図５と同様の諸工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成するが、図１（ｃ）に相当する工程を以下のように行う。
図２２（ａ）のように、先ず、基板１の裏面にスパッタ法等により例えばＮｉを堆積する。このＮｉをリソグラフィー及びドライエッチングにより加工して、エッチングマスク６を形成する。このエッチングマスク６は、後の工程で電子供給層４上に形成するソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる基板１の裏面の領域を露出させる開口６Ｂが形成される。
【００７１】
次に、エッチングマスク６を用いて基板１を裏面からドライエッチングする。エッチングガスとしては、例えばＳＦ6及びＯ2の混合ガスを用いる。この混合ガスを用いる場合、バッファ層２は電子供給層３に比べて極めて薄く、ＳｉＣとＧａＮとのエッチング選択比は大きいため、エッチングは電子走行層３に到達した時点で停止する。電子走行層３の裏面にバッファ層２の一部又は低品質材料が残存する場合には、例えば７０℃〜８０℃程度の温度のＫＯＨ溶液を用いてこれを除去する。
以上により、基板１の裏面には、エッチングマスク６の開口６Ｂに倣って、ソース電極及びゲート電極の形成予定部位に位置整合した当該形成予定部位の直下となる電子走行層３の裏面の領域を露出させる開口１Ｂが形成される。
【００７２】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図２１のように、基板１の裏面のソース電極２１及びゲート電極２３の直下に位置整合する部分のみに、開口１Ｂが形成されている。図２２（ｂ）のように、当該部分は開口１Ｂの底面に該当し、当該部分のみで裏面電極８がｐ型領域７とオーミック接触している。裏面電極８は、ソース電極２１とコンタクト孔等を通じて適宜に接続される。
【００７３】
本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴによれば、容量増加による高周波特性の劣化、及びドレイン電極２２と裏面電極８との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現することができる。また本例では、開口１Ｂの一部がソース電極２１の直下に位置整合するため、高い効率でホールを引き抜くことができる。基板１の裏面で開口１Ｂをソース電極２１及びゲート電極２３に位置整合して形成するため、開口面積が大きくなり、基板１のドライエッチング等の裏面工程を容易に行うことができる。
【００７４】
上記した第１及び第２の実施形態、これらの諸変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではなく、その他のＨＥＭＴにも適用できる。例えば、以下の態様（１）〜（５）等が考えられる。
【００７５】
態様（１）
化合物半導体装置として、ＩｎＡｌＮ／ＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層３がｉ−ＡｌＮ、電子供給層４がｎ−ＩｎＡｌＮで形成される。
【００７６】
態様（２）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層３がｉ−ＡｌＮ、電子供給層４がｎ−ＩｎＡｌＧａＮで形成される。
【００７７】
態様（３）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、例えば図１（ａ）において、電子走行層３がｉ−ＩｎＡｌＮ、電子供給層４がｎ−ＩｎＡｌＧａＮで形成される。
【００７８】
態様（４）
化合物半導体装置として、Ａｌ0.5Ｇａ0.5Ｎ／Ａｌ0.3Ｇａ0.7Ｎ・ＨＥＭＴを開示する。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、例えば図１（ａ）において、電子走行層３がｉ−Ａｌ0.3Ｇａ0.7Ｎ、電子供給層４がｎ−Ａｌ0.5Ｇａ0.5Ｎで形成される。
【００７９】
態様（５）
化合物半導体装置として、ＺｎＭｇＯ／ＺｎＯ・ＨＥＭＴを開示する。
この場合、例えば図１（ａ）において、電子走行層３がｉ−ＺｎＯ、電子供給層４がｎ−ＺｎＭｇＯで形成される。
【００８０】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを備えた電源装置を開示する。
図２３は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００８１】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００８２】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた一般的なＭＩＳ・ＦＥＴとされている。
【００８３】
本実施形態では、容量増加による高周波特性の劣化、及びドレインと裏面電極との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能とするＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００８４】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを備えた高周波増幅器を開示する。
図２４は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００８５】
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態並びにこれらの諸変形例のいずれかによるＨＥＭＴを有している。なお図２４では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００８６】
本実施形態では、容量増加による高周波特性の劣化、及びドレインと裏面電極との間の絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能とするＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００８７】
以下、化合物半導体装置及びその製造方法、電源回路、及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００８８】
（付記１）基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。
【００８９】
（付記２）前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００９０】
（付記３）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９１】
（付記４）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９２】
（付記５）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９３】
（付記６）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びゲート電極の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９４】
（付記７）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース配線及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９５】
（付記８）前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線並びにゲート電極及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９６】
（付記９）基板の表面の上方に化合物半導体層を形成する工程と、
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【００９７】
（付記１０）前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００９８】
（付記１１）前記ｐ型不純物は、ベリリウムイオン又はマグネシウムイオンであることを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
【００９９】
（付記１２）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１００】
（付記１３）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０１】
（付記１４）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びソース配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０２】
（付記１５）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びゲート電極を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１６）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース配線及びゲート配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１７）前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極及びソース配線並びにゲート電極及びゲート配線を形成する工程を更に含むことを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０５】
（付記１８）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備え、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする電源回路。
【０１０６】
（付記１９）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする高周波増幅器。
【符号の説明】
【０１０７】
１ 基板
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１Ａ，１Ｂ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６Ａ，６Ｂ 開口
２ バッファ層
３ 電子走行層
４ 電子供給層
５ 保護膜
６ エッチングマスク
７ ｐ型領域
８ 裏面電極
９ａ，２１ ソース電極
９ｂ ソース配線
１０ 素子分離構造
１１ａ，２２ ドレイン電極
１１ｂ ドレイン配線
１２ａ，２３ ゲート電極
１２ｂ ゲート配線
１３ パッシベーション膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。
【請求項２】
前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びゲート電極の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項６】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線並びにゲート電極及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項７】
基板の表面の上方に化合物半導体層を形成する工程と、
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項８】
前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記ｐ型不純物は、ベリリウムイオン又はマグネシウムイオンであることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極を形成する工程を更に含むことを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板の表面の上方に形成された化合物半導体層と
を含み、
前記基板の裏面に開口が形成され、
前記化合物半導体層内に、前記開口の底面に一部が露出する局所的なｐ型領域が形成されており、
前記開口を導電材料で埋め込み前記ｐ型領域と接続された裏面電極を備えることを特徴とする化合物半導体装置。
【請求項２】
前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びゲート電極の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項６】
前記開口は、前記基板の裏面の、前記化合物半導体層の上方に形成されたソース電極及びソース配線並びにゲート電極及びゲート配線の直下に位置整合する領域に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項７】
基板の表面の上方に化合物半導体層を形成する工程と、
前記基板の裏面に、前記化合物半導体層の一部を露出させる開口を形成する工程と、
前記化合物半導体層の前記開口の底面から露出する部分にｐ型不純物を導入し、前記開口の底面に一部が露出する局所的なｐ型領域を形成する工程と、
前記開口を導電材料で埋め込み、前記ｐ型領域と接続された裏面電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項８】
前記基板は絶縁性又は半絶縁性のものであり、
前記開口内の側面及び底面を覆うように、前記基板の裏面上に前記裏面電極を形成することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記ｐ型不純物は、ベリリウムイオン又はマグネシウムイオンであることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記化合物半導体層の上方の、前記開口の底面の直上に位置整合する領域に、ソース電極を形成する工程を更に含むことを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−５４３５４（Ｐ２０１２−５４３５４Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９４８５０（Ｐ２０１０−１９４８５０）
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]