インバータ回路
【課題】１チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供する。
【解決手段】コンバータ電源回路部２の電源供給ライン８中、例えば、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側に電流制限抵抗２４０を備える。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。
【解決手段】コンバータ電源回路部２の電源供給ライン８中、例えば、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側に電流制限抵抗２４０を備える。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータおよびインバータを駆動するための各種回路を１チップ化したインバータ回路に関するものである。
【背景技術】
【０００２】
従来、インバータおよび当該インバータを駆動するための各種回路は、複数のチップに分けて構成されており、それらをワイヤ等の配線を通じて電気的に接続することでインバータ回路を構成している。具体的には、高圧電源から印加される高電圧（例えば２８８Ｖ）に基づいて所定電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータが内蔵されたＤＣ−ＤＣコンバータＩＣと、インバータおよび当該インバータを駆動するためのゲート駆動回路などが備えられるインバータＩＣと、インバータＩＣに内蔵されたゲート駆動回路に対してインバータを駆動するための制御信号を発生させる制御マイコンにより、インバータ回路が構成される。このようなインバータ回路により、三相の上アームおよび下アームが備えられたインバータにて三相の交流電流を形成し、三相モータへ供給することで三相モータを駆動している（例えば、非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】A.Nakagawa,"IMPACT OF DIELECTRIC ISOLATION TECHNOLOGY ON POWER ICS", ISPSD '91, pp.16-21(1991)
【非特許文献２】N.Sakurai,M.Mori and T. Yatsuo,“High Speed, High Current Capacity LIGBT and Diode for Output Stage of High Voltage Monolithic Three-phase Inverter IC" ISPSD'90, pp.66-71(1990)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者らは、複数に分けられていたチップを１チップ化することでインバータ回路の小型化、具体的にはインバータ回路が集積回路として形成される半導体装置の小型化を図ることについて検討を行った。しかしながら、１チップ化を図るに当って、従来では複数のチップに分けられていたために熱的にも分離されていたものが、１チップ化によって熱的に分離した構造とならなくなり、例えばＤＣ−ＤＣコンバータの動作に伴って高温化し、インバータＩＣに相当する部分の定格温度を超えるという問題が発生することが確認された。定格温度を超えてしまうと、誤動作が生じるなど信頼性の低下に繋がるため、１チップ化しても定格温度を超えないような熱設計を行うことが必要となる。また、電源起動時にＤＣ−ＤＣコンバータで大電流が流されるため、その能力を満たす大面積の半導体パワー素子を備えなければならず、チップサイズが増大し、コスト高になるという問題も発生する。
【０００５】
本発明は上記点に鑑みて、１チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、高圧電源（７）に接続される電源供給ライン（８）に備えられ、基準電圧生成回路（２１）が生成する電圧が基準電圧となるように半導体パワー素子（２２０）を制御することにより、電源供給ライン（８）の電圧である出力電圧（Ｖｃｃ）を所定電圧にするコンバータ電源回路部（２）と、上アーム（３０ａ、３０ｃ、３０ｅ）および下アーム（３０ｂ、３０ｄ、３０ｆ）に備えられる半導体スイッチング素子（３１ａ〜３１ｆ）をオンオフすることで高圧電源（７）に基づいて交流電流を形成し、負荷（Ｍ）に対して該交流電流を供給するインバータ出力回路部（３）と、半導体スイッチング素子（３１ａ〜３１ｆ）のオンオフを制御する出力を発生させるインバータ制御回路部（５）とが１チップ化されており、さらに、電源供給ライン（８）中に電流制限抵抗（２４０）が備えられていることを特徴としている。
【０００７】
このように、電源供給ライン（８）中に電流制限抵抗（２４０）を備えた構成としている。この電流制限抵抗（２４０）によって電源供給ライン（８）に流れる電流の電流値を制限することができるため、半導体パワー素子（２２０）での発熱を抑制することが可能となる。したがって、インバータ回路内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。また、半導体パワー素子（２２０）に流れる電流が電流制限抵抗（２４０）によって制限されるため、半導体パワー素子（２２０）として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【０００８】
例えば、請求項２に記載したように、電流制限抵抗（２４０）を電源供給ライン（８）中における半導体パワー素子（２２０）のハイサイド側に備えることができる。すなわち、請求項３に記載したように、半導体パワー素子（２２０）およびパワー素子制御回路（２３０）がインテリジェントパワーデバイス（２０）に備えられる場合、半導体パワー素子（２２０）のハイサイド側がインテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されると共に半導体パワー素子（２２０）のローサイド側がインテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されるが、電流制限抵抗（２４０）をインテリジェントパワーデバイス（２０）の電源端子（Ｄ）とパワーＭＯＳＦＥＴ（２２０）のハイサイド側との間に備えることができる。
【０００９】
また、請求項４に記載したように、電流制限抵抗（２４０）を電源供給ライン（８）中における半導体パワー素子（２２０）のローサイド側に備えることもできる。この場合にも、請求項５に記載したように、半導体パワー素子（２２０）およびパワー素子制御回路（２３０）がインテリジェントパワーデバイス（２０）に備えられる場合、電流制限抵抗（２４０）をインテリジェントパワーデバイス（２０）の出力端子（Ｓ）とパワーＭＯＳＦＥＴ（２２０）のローサイド側との間に備えることができる。
【００１０】
さらに、請求項６に記載したように、平滑回路（２２）が電源供給ライン（８）に対して備えられたインダクタ（２２ａ）を有した構成とされる場合、電流制限抵抗（２４０）を平滑回路（２２）のインダクタ（２２ａ）と半導体パワー素子（２２０）との間に備えることもできる。
【００１１】
また、請求項７に記載したように、電源のシーケンス制御および動作監視回路を備えるようにすることもできる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかるインバータ回路１をブロックとして表したブロック図である。
【図２】インバータ回路１の具体的な回路図である。
【図３】インバータ回路１を形成した半導体装置のレイアウト図である。
【図４−ａ】図３のＡ−Ａ’断面図である。
【図４−ｂ】図３のＢ−Ｂ’断面図である。
【図５】ＩＰＤ２０の詳細構成を示した回路ブロック図である。
【図６】起動回路２１０の具体的な回路構成を示した図である。
【図７】ＩＰＤ２０の各部の信号波形を示したタイミングチャートである。
【図８】本発明の第２実施形態にかかるインバータ回路１に備えられるＩＰＤ２０の詳細構成を示した回路ブロック図である。
【図９】本発明の第３実施形態にかかるインバータ回路１をブロックとして表したブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明する。
【００１５】
（第１実施形態）
図１は、本実施形態にかかるインバータ回路１をブロックとして表したブロック図である。また、図２は、インバータ回路１の具体的な回路図である。また、図３は、本実施形態にかかるインバータ回路１を形成した半導体装置のレイアウト図である。そして、図４−ａは、図３のＡ−Ａ’断面図、図４−ｂは、図３のＢ−Ｂ’断面図である。以下、これらの図を参照して、本実施形態のインバータ回路１について説明する。
【００１６】
図１に示すように、本実施形態では、三相モータＭを駆動するものとしてインバータ回路１を用いている。インバータ回路１には、コンバータ電源回路部２、インバータ出力回路部３、ブートストラップ回路４、インバータ制御回路部５が備えられている。そして、これら各部が基本的には１チップ化された半導体装置とされることによりインバータ回路１が構成されている。
【００１７】
コンバータ電源回路部２は、高圧電源（例えばバッテリ）７から印加される高電圧（例えば２８８Ｖ）に基づいて出力電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータを構成する部分である。具体的には、コンバータ電源回路部２は、図２に示すように、インテリジェントパワーデバイス（Intelligent Power Device、以下、ＩＰＤという）２０、基準電圧生成回路２１、平滑回路２２、モニタ電圧生成回路２３などを備えた構成とされている。なお、図１では、コンバータ電源回路部２のうちの一部のブロック構成のみを記載してあるが、実際には図２に示す構成とされている。
【００１８】
ＩＰＤ２０は、高電圧に基づいて出力電圧Ｖｃｃ（例えば１５Ｖ）を安定的に生成するための制御を行うものである。このＩＰＤ２０の詳細構造については後述するが、このＩＰＤ２０が内蔵されている半導体パワー素子（出力トランジスタ）をオンオフ制御することによって出力電圧Ｖｃｃが一定となるようにする。本実施形態では、半導体パワー素子として後述するようにパワーＭＯＳＦＥＴ２２０（図５参照）を使用しており、スイッチ投入に基づいてパワーＭＯＳＦＥＴ２２０のドレインが高圧電源７に接続されると、ソースが基準電圧生成回路２１に接続される。このため、ＩＰＤ２０のＤ端子は、パワーＭＯＳＦＥＴ２２０のドレイン端子と同義であり、半導体パワー素子の電源端子を意味しており、Ｓ端子は、パワーＭＯＳＦＥＴ２２０のソース端子と同義であり、半導体パワー素子の出力端子を意味している。また、ＩＰＤ２０は、Ｃ端子を通じてモニタ電圧生成回路２３で生成されるモニタ電圧を入力し、そのモニタ電圧に基づいてパワーＭＯＳＦＥＴ２２０を制御することで出力電圧Ｖｃｃが一定となるようにしている。このため、Ｃ端子は、出力電圧Ｖｃｃに制御するためのコントロール端子を意味している。
【００１９】
基準電圧生成回路２１は、コンデンサ２１ａ、２１ｂおよび抵抗２１ｃにて構成されており、ＩＰＤ２０のＳ端子に繋がる電源供給ライン８に対して両コンデンサ２１ａ、２１ｂが並列接続されていると共に、両コンデンサ２１ａ、２１ｂのローサイド側を繋ぐように抵抗２１ｃが接続されている。ＩＰＤ２０が起動されるときに基準電圧生成回路２１に備えられた両コンデンサ２１ａ、２１ｂがチャージされることで基準電圧を生成し、ＩＰＤ２０のＣ端子に入力されるモニタ電圧の基準電圧を安定化させると共に、ＩＰＤ２０の電源電圧としている。
【００２０】
平滑回路２２は、電源供給ライン８に直列接続されたインダクタ２２ａと電源供給ライン８に対して並列接続されたコンデンサ２２ｂとを有したＬＲ回路にて構成されている。この平滑回路２２により、電源供給ライン８の電圧の平滑化を行い、電源供給ライン８の電圧がノイズによって変動することを抑制している。また、この平滑回路２２のコンデンサ２２ｂに電荷がチャージされることで出力電圧Ｖｃｃを生成している。なお、コンデンサ２２ｂに対して並列接続されている抵抗２４は、コンバータ電源回路部２が安定動作できるようにするためのものであり、インダクタ２２ａのハイサイド側とＧＮＤライン９との間に接続されたダイオード２５は、整流用ダイオードである。
【００２１】
また、モニタ電圧生成回路２３は、ツェナーダイオード２３ａとダイオード２３ｂとによって構成され、ＩＰＤ２０のＣ端子に入力されるモニタ電圧を生成している。モニタ電圧は、出力電圧Ｖｃｃに対応する電圧であり、出力電圧Ｖｃｃをツェナーダイオード２３ａの電圧降下分およびダイオード２３ｂの順方向電圧Ｖｆ分だけ降圧した電圧（例えば６．２Ｖ）とされる。このモニタ電圧に基づいて、ＩＰＤ２０が出力電圧Ｖｃｃが所定の電圧（例えば１５Ｖ）になっているか否かを検出し、その検出結果に基づいてパワーＭＯＳＦＥＴ２２０のオンオフ制御を行っている。
【００２２】
なお、高圧電源７とＩＰＤ２０のＤ端子との間に配置されたダイオード２６は、逆接保護用ダイオードであり、電源供給ライン８におけるダイオード２６とＩＰＤ２０との間とＧＮＤライン９との間に設けられたコンデンサ２７はバイパスコンデンサである。
【００２３】
このような構成により、コンバータ電源回路部２は、高圧電源７からの電圧印加に基づいて出力電圧Ｖｃｃが所望の電圧となるようにしたＤＣ−ＤＣコンバータとしての役割を果たしている。
【００２４】
インバータ出力回路部３は、三相モータＭを駆動するための交流電流を形成するものであり、高圧電源７から印加される高電圧に基づいて三相モータＭを駆動する。三相モータＭの駆動の制御は、制御マイコン６によって行われており、制御マイコン６がモータ駆動時に三相モータＭに対して各相に順番に入れ替えながら所定電圧が印加されるように制御することで三相モータＭを駆動する。
【００２５】
具体的には、インバータ出力回路部３は、直列接続した上下アーム３０ａ〜３０ｆがＵ相、Ｖ相、Ｗ相の三相分並列接続されており、これら三相分の上下アーム３０ａ〜３０ｆ、つまり６個分のアーム３０ａ〜３０ｆがインバータ制御回路部５によって制御されることで交流電流を形成する。図３に示すように、三相分の上アーム３０ａ、３０ｃ、３０ｅと三相分の下アーム３０ｂ、３０ｄ、３０ｆは、紙面左右方向において交互にレイアウトされ、本実施形態では図３の紙面左から順に下アーム３０ｂ、上アーム３０ａ、上アーム３０ｃ、下アーム３０ｄ、下アーム３０ｆ、上アーム３０ｅの順に交互に配置されている。
【００２６】
また、図２に示すように、各アーム３０ａ〜３０ｆには、ＩＧＢＴ３１ａ〜３１ｆおよびＦＷＤ３２ａ〜３２ｆが備えられた構成とされ、各ＩＧＢＴ３１ａ〜３１ｆのゲート電圧が制御回路部５によって制御されることで、上アーム３０ａ、３０ｃ、３０ｅと下アーム３０ｂ、３０ｄ、３０ｆとの中間電位を三相モータＭのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加し、三相モータＭを駆動する。
【００２７】
本実施形態では、図４−ａ、ｂに示したように、ＳＯＩ基板１０１を用いて各ＩＧＢＴ３１ａ〜３１ｆやＦＷＤ３２ａ〜３２ｆ等を含むインバータ回路１の基本構成を形成している。ＳＯＩ基板１０１は、シリコンなどによって構成された支持基板１０１ａ上に、埋込酸化膜（ボックス）１０１ｂを介してシリコンからなる活性層１０１ｃを形成することにより構成されている。そして、活性層１０１ｃに対してトレンチ分離構造１０１ｄが構成されることで、ＩＧＢＴ形成領域やＦＷＤ形成領域などに素子分離され、各ＩＧＢＴ３１ａ〜３１ｆやＦＷＤ３２ａ〜３２ｆ等を含むインバータ回路１の基本構成が１チップ化された半導体装置とされている。
【００２８】
活性層１０１ｃは、ｎ-型層にて構成されており、ＩＧＢＴ形成領域ではｎ-型ドリフト層１０２として機能する。このｎ-型ドリフト層１０２の表層部に、ＩＧＢＴ３１ａ〜３１ｆを構成する各部が形成されている。また、活性層１０１ｃはＦＷＤ形成領域ではｎ-型カソード層１２０として機能し、このｎ-型カソード層１２０内にＦＷＤ３２ａ〜３２ｆを構成する各部が形成されている。
【００２９】
図４−ａに示すＩＧＢＴ形成領域では、ｎ-型ドリフト層１０２の表面にＬＯＣＯＳ酸化膜１０３が形成されており、ＬＯＣＯＳ酸化膜１０３によってＩＧＢＴ３１ａ〜３１ｆを構成する各部が分離されている。
【００３０】
ｎ-型ドリフト層１０２の表層部のうちＬＯＣＯＳ酸化膜１０３が形成されていない部分に、ｐ+型コレクタ領域１０４が形成されている。このｐ+型コレクタ領域１０４の周囲はｎ-型ドリフト層１０２よりも高不純物濃度とされたｎ型バッファ層１０５にて囲まれている。また、ｎ-型ドリフト層１０２の表層部のうち、ＬＯＣＯＳ酸化膜１０３が形成されていない部分に、ｐ+型コレクタ領域１０４の中心としてチャネルｐウェル層１０６、ｎ+型エミッタ領域１０７、ｐ+型コンタクト層１０８およびｐ型ボディ層１０９が形成されている。
【００３１】
チャネルｐウェル層１０６は、表面にチャネル領域を形成するための部分であり、ｐ+型コレクタ領域１０４（および後述するコレクタ電極１１２）を中心とし、これらの周囲を１周囲むように同心状に配置されている。また、ｎ+型エミッタ領域１０７は、チャネルｐウェル層１０６の表層部において、チャネルｐウェル層１０６の終端位置よりも内側で終端するように形成されている。本実施形態では、ｎ+型エミッタ領域１０７がｐ型コンタクト層１０８を挟んだ両側に一本ずつ配置してある。
【００３２】
ｐ+型コンタクト層１０８は、チャネルｐウェル層１０６をエミッタ電位に固定するためのものであり、チャネルｐウェル層１０６よりも高不純物濃度とされている。ｐ型ボディ層１０９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層１０９により、ｎ+型エミッタ領域１０７とチャネルｐウェル層１０６およびｎ-型ドリフト層１０２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間を改善することが可能となる。
【００３３】
また、チャネルｐウェル層１０６の表面には、ゲート絶縁膜１１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１１が配置されている。このゲート電極１１１に対してゲート電圧を印加することで、チャネルｐウェル層１０６の表面部にチャネル領域が形成されるようになっている。
【００３４】
さらに、ｐ+型コレクタ領域１０４の表面に当該ｐ+型コレクタ領域１０４に対して電気的に接続されたコレクタ電極１１２が形成されていると共に、ｎ+型エミッタ領域１０７およびｐ+型コンタクト層１０８の表面に当該ｎ+型エミッタ領域１０７およびｐ+型コンタクト層１０８に対して電気的に接続されたエミッタ電極１１３が形成されている。
【００３５】
そして、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜１０３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１１４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層１１４は、コレクタ電極１１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１１２に電気的に接続されていると共に、他端がゲート電極１１１に接続されている。このため、抵抗層１１４は、コレクタ電極１１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層１１４の電位がコレクタ電極１１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１０３を介して抵抗層１１４の下方に位置しているｎ-型ドリフト層１０２中の電位勾配も一定に保たれるようにできる。
【００３６】
一方、図４−ｂに示すＦＷＤ形成領域でも、ｎ-型カソード層１２０の表面にＬＯＣＯＳ酸化膜１０３が形成されており、ＬＯＣＯＳ酸化膜１０３によってＦＷＤ３２ａ〜３２ｆを構成する各部が分離されている。そして、ｎ-型カソード層１２０の表層部のうちＬＯＣＯＳ酸化膜１０３が形成されていない部分において、ｎ+型コンタクト層１２１およびｎ型バッファ層１２２が形成されていると共に、これらｎ+型コンタクト層１２１およびｎ型バッファ層１２２を囲むようにｐ型アノード層１２３およびｐ+型コンタクト層１２４が形成されている。
【００３７】
また、基板表面には、ｎ+型コンタクト層１２１に電気的に接続されるカソード電極１２５とｐ+型コンタクト層１２４およびｐ型アノード層１２３に電気的に接続されるアノード電極１２６が備えられている。さらに、アノード−カソード間に形成されたＬＯＣＯＳ酸化膜１０３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１２７が形成されており、アノード−カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層１２７も、カソード電極１２５を中心として渦巻状に巻回された構造とされ、その一端がカソード電極１２５に接続されていると共に、他端がアノード電極１２６に接続されている。このため、抵抗層１２７の電位がカソード電極１２５からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１０３を介して抵抗層１２７の下方に位置している活性層１０１ｃ中の電位勾配も一定に保たれるようにできる。
【００３８】
また、ブートストラップ回路４は、コンバータ電源回路部２が生成する出力電圧Ｖｃｃに基づいてフローティング電源を形成するもので、三相それぞれに対応して設けられており、ダイオード４０ａ〜４０ｃ、抵抗４１ａ〜４１ｃおよびコンデンサ４２ａ〜４２ｃを備えている。このような構成により、初期状態として下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆをオンし、ダイオード４０ａ〜４０ｃおよび抵抗４１ａ〜４１ｃを通じてコンデンサ４２ａ〜４２ｃを充電することで、コンデンサ４２ａ〜４２ｃによってフローティング電源を形成している。
【００３９】
インバータ制御回路部５は、図２中には、三相分のインバータ制御回路部５のうちの一相分のみが示されているが、実際には同様の構成のインバータ制御回路部５が三相それぞれに備えられている。各インバータ制御回路部５には、図３に示すように、ゲート駆動回路５１ａ〜５１ｆと、レベルシフト素子５２ａ〜５２ｃと、電源回路５３ａ〜５３ｆと、保護回路５４ａ〜５４ｆおよびロジック回路５５ａ〜５５ｃとが備えられている。
【００４０】
ゲート駆動回路５１ａ〜５１ｆは、上アーム３０ａ、３０ｃ、３０ｅのＩＧＢＴ３１ａ、３１ｃ、３１ｅを駆動するためのゲート駆動回路５１ａ、５１ｃ、５１ｅと、下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆを駆動するためのゲート駆動回路５１ｂ、５１ｄ、５１ｆとにより構成されている。各ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧に基づいて各ＩＧＢＴ３１ａ〜３１ｆが駆動される。各ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧は、制御マイコン６によって制御されている。
【００４１】
レベルシフト素子５２ａ〜５２ｃは、基準とする電位をシフトするための素子である。すなわち、高電位を基準として作動する上アーム３０ａ、３０ｃ、３０ｅのＩＧＢＴ３１ａ、３１ｃ、３１ｅを駆動するためのゲート駆動回路５１ａ、５１ｃ、５１ｅと、低電位を基準として作動する下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆを駆動するためのゲート駆動回路５１ｂ、５１ｄ、５１ｆとが、基準とする電位が大きく異なっている。このため、基準とする電位をシフトすることが必要となる。したがって、各上下アーム３０ａ〜３０ｆの間に、第１〜第３レベルシフト素子５２ａ〜５２ｃを備えている。
【００４２】
電源回路５３ａ〜５３ｆは、上アーム３０ａ、３０ｃ、３０ｅの駆動に用いられる高電位を基準として動作する各種回路や、下アーム３０ｂ、３０ｄ、３０ｆの駆動に用いられる低電位を基準として動作する各種回路の電源電圧を形成している。この電源回路５３ａ〜５３ｆによって形成される電源電圧に基づいて、上アーム３０ａ、３０ｃ、３０ｅ側のゲート駆動回路５１ａ、５１ｃ、５１ｅ等は高電圧基準で動作し、下アーム３０ｂ、３０ｄ、３０ｆ側のゲート駆動回路５１ｂ、５１ｄ、５１ｆ等は低電圧基準で動作する。
【００４３】
保護回路５４ａ〜５４ｆは、電圧低下保護機能を有している。具体的には、保護回路５４ａ〜５４ｆは、三相モータＭの駆動電圧を形成している主電源７の電圧が低下している電圧低下状態を検出し、それに基づいてゲート駆動回路５１ａ〜５１ｆが出力するゲート電圧を制御している。例えば、電圧低下状態が検出された時にはＩＧＢＴ３１ａ〜３１ｆの駆動が停止させられるようになっている。これにより、インバータ回路１および三相モータＭを誤動作から保護することが可能となる。
【００４４】
また、保護回路５４ａ〜５４ｆには、過熱保護機能も備えられている。過熱保護は、例えばダイオードの温度特性に基づいて行われる。すなわち、温度に応じて変化するダイオードのＶｆに基づいて半導体装置の過熱状態を検出する。そして、半導体装置の過熱状態が検出されると、それに伴ってゲート駆動回路５１ａ〜５１ｆが出力するゲート電圧を制御し、例えばＩＧＢＴ３１ａ〜３１ｆの駆動を停止させている。これにより、インバータ回路１および三相モータＭを誤動作から保護することが可能となる。
【００４５】
ロジック回路５５ａ〜５５ｃは、制御マイコン６から伝えられる各相の上下アーム３０ａ〜３０ｆを駆動するための制御信号に基づいて、ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧を制御するための信号を出力する。
【００４６】
なお、このように構成されるインバータ出力回路部３、ブートストラップ回路４およびインバータ制御回路部５は、図３に示されるように、各上下アーム３０ａ〜３０ｆに対応して備えられる。そして、図３に示されるように、高電位を基準として駆動される上アーム３０ａ、３０ｃ、３０ｄおよび上アーム３０ａ、３０ｃ、３０ｄに対応するブートストラップ回路４およびインバータ制御回路部５についてはそれぞれがトレンチ分離構造によって絶縁分離され、高電位による相互間の影響が抑制されるようにしている。
【００４７】
制御マイコン６は、三相モータＭの駆動を制御すべく、ロジック回路５０ａ〜５０ｃに対して各相の上下アーム３０ａ〜３０ｆを駆動するための制御信号を出力している。この制御マイコン６は、レギュレータ６１およびコンデンサ６２にて形成される定電圧ＶＢ（例えば５Ｖ）を電源として駆動している。制御マイコン６は、図示していないが、インバータ出力回路部３に備えられる電流検出部や上述した保護回路５４ａ〜５４ｆからの検出信号に基づいて、ロジック回路５０ａ〜５０ｃが出力するゲート電圧を調整している。例えば、電流検出部にて検出される各相に流れる電流の電流量や向きに基づいて各上下アーム３０ａ〜３０ｆに備えられたＩＧＢＴ３１ａ〜３１ｆのシーケンス制御や動作監視を行う。また、過電流検出時や過熱検出温時には各ＩＧＢＴ３１ａ〜３１ｆをオフすることで三相モータＭの駆動を停止するなどの処理を行う。これにより、インバータ回路１および三相モータＭを誤動作から保護できるようになっている。
【００４８】
以上のような構成により、インバータ回路１が構成されている。なお、図２中において一点鎖線で囲んだ部分が従来別々に分割されていたチップに備えられた回路部を示しており、領域ＡがＤＣ−ＤＣコンバータＩＣとされていた部分、領域ＢがインバータＩＣとされていた部分である。本実施形態では、これらの各領域に含まれる素子を基本的には１チップにて構成している。なお、インバータ回路１を構成する各素子の一部を外付け部品とすることもできるが、その場合でも、基本的には１チップ化しているため、上述したような熱設計の問題は発生し得る。
【００４９】
続いて、上記のように構成されるインバータ回路１に備えられたＩＰＤ２０の詳細構造について説明する。図５は、ＩＰＤ２０の詳細構成を示した回路ブロック図である。この図を参照して、ＩＰＤ２０の詳細構成について説明する。
【００５０】
ＩＰＤ２０は、起動回路２１０、半導体パワー素子としてのパワーＭＯＳＦＥＴ２２０およびＰＷＭチョッパ制御回路２３０を有した構成とされている。
【００５１】
起動回路２１０は、起動時にＤ端子に印加される高圧電源７の高電圧に基づいて、所定電圧を生成し、ＩＰＤ２０を起動させるものである。具体的には、起動用定電流源２１０ａが生成する定電流にてＩＰＤ２０のＣ端子とＳ端子の間に配置された基準電圧生成回路２１のコンデンサ２１ａ、２１ｂをチャージすることで基準電圧が形成され、この基準電圧が所望の電圧値に達すると、Ｃ端子に所望の電圧値の電圧が印加された状態となる。そして、Ｃ端子に所望の電圧値の電圧が印加されると、起動回路２１０は、Ｄ端子からの電圧印加に基づく起動用定電流源２１０ａを通じての電流供給を解除するように切替ＳＷ２１０ｂを駆動し、Ｃ端子の電位を内部電源へ供給するようになっている。
【００５２】
図６は、起動回路２１０の具体的な回路構成を示した図である。この図に示されるように、高圧電源７がＤ端子に接続されると、抵抗２１０ｃ、ｎｐｎトランジスタ２１０ｄおよびｎｐｎトランジスタ２１０ｅを直列接続した経路（１）に電流が流れる。そして、ｎｐｎトランジスタ２１０ｄの順方向電圧Ｖｆが上昇してくると、高耐圧ＭＯＳＦＥＴ２１０ｆがオンし、高耐圧ＭＯＳＦＥＴ２１０ｆを通じる経路（２）に電流が流れてＣ端子に接続されたコンデンサＣｅｓがチャージされる。ここでいうコンデンサＣｅｓは、図２に示した基準電圧生成回路２１のコンデンサ２１ａ、２１ｂと等価なものを意味している。
【００５３】
そして、コンデンサＣｅｓ（コンデンサ２１ａ、２１ｂ）がチャージされてＣ端子の電圧が上昇していくと、Ｃ端子の電圧を電源とするバンドギャップ（ＢＧ）回路２１０ｇおよびコンパレータ２１０ｈが動作すると共に、分圧抵抗２１０ｉ、２１０ｊの中間電圧が上昇していく。この分圧抵抗２１０ｉ、２１０ｊの中間電圧がバンドギャップ回路２１０ｇで形成される参照電圧Ｖｒｅｆを超えると、コンパレータ２１０ｈの出力がローレベルからハイレベルに切り替わる。このため、インバータ２１０ｋの出力がハイレベルとなり、ＭＯＳＦＥＴ２１０ｍがオンする。
【００５４】
これにより、高耐圧ＭＯＳＦＥＴ２１０ｆがオフされ、抵抗２１０ｃおよびＭＯＳＦＥＴ２１０ｍを通る経路（３）に電流が流れることで、Ｃ端子の電圧が安定した基準電圧となる。この後は、この基準電圧がＩＰＤ２０の電源電圧として用いられると共に内部電源へ供給される。
【００５５】
パワーＭＯＳＦＥＴ２２０は、ＰＷＭチョッパ制御回路２３０によって制御される。このパワーＭＯＳＦＥＴ２２０のゲート電圧がＰＷＭチョッパ制御回路２３０によって制御されることで、パワーＭＯＳＦＥＴ２２０の出力電流、つまりＳ端子を通じて流れる電流を変化させる。これにより、出力電圧Ｖｃｃが所定電圧となるように制御される。
【００５６】
ＰＷＭチョッパ制御回路２３０は、パワーＭＯＳＦＥＴ２２０をＰＷＭ制御（もしくはデューティ制御）するときのパルス幅（もしくはデューティ比）を調整してＰＷＭ制御することによりＳ端子を通じた電源供給ライン８の出力電圧Ｖｃｃを定電圧にする。具体的には、ＰＷＭチョッパ制御回路２３０のＣ端子に入力されるモニタ電圧が所定の電圧（例えば６．２Ｖ）となるようにパワーＭＯＳＦＥＴ２２０のパルス幅（もしくはデューティ比）を調整する。例えば、インダクタ２２ａに流れる電流が直線的に上昇していくが、そのピークの電流を検知してパルス幅（もしくはデューティ比）を決定するという、公知の電流変換モードのフィードバックによって決めることができる。
【００５７】
具体的には、ＰＷＭチョッパ制御回路２３０には、発振器２３１と、過電流保護部２３２、軽負荷間欠駆動部２３３、過熱保護部２３４およびタイマ間欠動作部２３５が備えられている。
【００５８】
発振器２３１は、所望の周期のパルス信号を出力する。本実施形態では、発振器２３１は、ＰＷＭ制御のパルス幅の上限値（もしくはデューティ制御のデューティ比の上限値）を決める第１パルス信号と、それよりも周期が長い第２パルス信号の２種類を発生している。第２パルス信号は、軽負荷が接続されているような場合に、パワーＭＯＳＦＥＴ２２０の駆動を間欠動作に切替えるために、第１パルス信号よりも長い周期（第１パルス信号の数倍の周期）に設定されている。
【００５９】
通常のＰＷＭ制御時には、発振器２３１が出力する第１パルス信号に基づいてパワーＭＯＳＦＥＴ２２０が駆動される。すなわち、このときには後述するタイマ間欠動作回路２３５ｂや第１ＳＲラッチ２３６ａおよび第２ＳＲラッチ２３６ｂの出力がハイレベルになっているため、第２パルス信号にて決まるＡＮＤ回路２３６ｆの出力および第１パルス信号に基づいてＮＡＮＤ回路２３６ｃの出力が変化することになり、第１パルス信号およびＡＮＤ回路２３６ｆが共にハイレベルのときにＮＡＮＤ回路２３６ｃの出力がローレベルになる。そして、軽負荷検出がなされていないときにはＡＮＤ回路２３６ｆの出力するパルスの幅が第１パルス信号のパルス幅よりも小さくなる。このため、ＮＯＴ回路２３６ｄの出力は、基本的にはＡＮＤ回路２３６ｆの出力、つまり第２パルス信号にて決まることになり、第２パルス信号に基づいてパワーＭＯＳＦＥＴ２２０がオンオフ制御されることになる。
【００６０】
過電流保護部２３２は、パワーＭＯＳＦＥＴ２２０の出力電流が過電流になったことが検出された場合に、パワーＭＯＳＦＥＴ２２０をオフする役割を果たす。本実施形態では、過電流保護部２３２は、Ｃ端子に入力される基準電圧に基づいて過電流と想定される電位を設定し、パワーＭＯＳＦＥＴ２２０に流れる電流に対応する電位と比較して、過電流になったことを検出する。具体的には、過電流保護部２３２は以下のように動作する。
【００６１】
Ｃ端子に入力される電圧が分圧抵抗２３７ａ、２３７ｂによって分圧されたのち、それがエラーアンプ２３７ｃによってＶ−Ｉ変換されることで、過電流保護部２３２の一方のｐｎｐトランジスタ２３２ａに流される。つまり、ｐｎｐトランジスタ２３２ａに対してＣ端子に入力される電圧に応じた電流が流れることになり、ｐｎｐトランジスタ２３２ａのハイサイド側の電位がＣ端子に入力される電圧に応じた電位となる。この電位がＣ端子に入力される基準電圧に基づいて設定される過電流と想定される電位となる（以下、この電位をエラーアンプ側電位という）。
【００６２】
一方、過電流保護部の他方のｐｎｐトランジスタ２３２ｂのベースにはパワーＭＯＳＦＥＴ２２０に流れる電流に応じた電位が印加されることになるため、パワーＭＯＳＦＥＴ２２０に流れる電流を電圧に変換（Ｉ−Ｖ変換）したことになり、ｐｎｐトランジスタ２３２ｂのハイサイド側の電位がパワーＭＯＳＦＥＴ２２０に流れる電流に応じた電位となる（以下、この電位をパワーＭＯＳＦＥＴ側電位という）。
【００６３】
そして、コンパレータ２３２ｃにてエラーアンプ側電位とパワーＭＯＳＦＥＴ側電位が大小比較され、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位に到達すると、コンパレータ２３２ｃの出力がハイレベルとなることで過電流になったことを検出する。
【００６４】
ただし、パワーＭＯＳＦＥＴ２２０を駆動し始めた初期時にはスパイク電流が発生するため、それを過電流と判定しないようにする必要がある。このため、過電流保護部２３２にはオン時ブランキングパルス発生回路２３２ｄを備えてあり、パワーＭＯＳＦＥＴ２２０をオフからオンに切替えてから所定期間中はローレベルが出力され、その後にハイレベルに切り替わるようにしている。そして、コンパレータ２３２ｃの出力とオン時ブランキングパルス発生回路２３２ｄの出力がＡＮＤ回路２３６ｅに入力されるようにしており、パワーＭＯＳＦＥＴ２２０がオフからオンに切替えられてから所定期間経過後に過電流が検出された場合に、ＡＮＤ回路２３２ｅからハイレベルが出力されるようになっている。
【００６５】
このＡＮＤ回路２３２ｅの出力が第２ＳＲラッチ２３６ｂのリセット信号として入力され、リセット信号としてＡＮＤ回路２３２ｅからハイレベルが入力されると第２ＳＲラッチ２３６ｂのＱ出力がローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなる。これがＮＯＴ回路２３６ｄにて反転されてローレベルとなり、パワーＭＯＳＦＥＴ２２０がオフさせられる。このようにして、過電流が検出された場合にパワーＭＯＳＦＥＴ２２０をオフしている。
【００６６】
軽負荷間欠駆動部２３３は、ＩＰＤ２０に対して軽負荷しか接続されておらず、パワーＭＯＳＦＥＴ２２０の出力電流、つまりＳ端子を通じて流れる電流があまり多くない状態を検出し、パワーＭＯＳＦＥＴ２２０の駆動を間欠駆動に切替えるものである。すなわち、パワーＭＯＳＦＥＴ２２０の出力電流を小さくしても良いため、通常のＰＷＭ制御ほどパワーＭＯＳＦＥＴ２２０を常にオンさせる必要は無いが、駆動自体は継続しなければならないため、パワーＭＯＳＦＥＴ２２０の駆動を間欠駆動に切替えている。これにより、エネルギー損失を軽減し、エネルギー効率を高めるようにしている。
【００６７】
具体的には、軽負荷間欠駆動部２３３は、エラーアンプ側電位と参照電位とに基づいて軽負荷を検出するコンパレータ２３３ａにて構成されている。軽負荷時には、エラーアンプ側電位が低下するため、エラーアンプ側電位が参照電位未満になったときに軽負荷であることを検出し、参照電位と大小が逆転してコンパレータ２３３ａの出力がローレベルになるようにしている。そして、コンパレータ２３３ａの出力がハイレベルになると、ＡＮＤ回路２３６ｆの出力が発振器２３１が出力している第２パルス信号に関わらずローレベルとなる。このため、ＡＮＤ回路２３６ｆの出力がセット信号として入力される第２ＳＲラッチ２３６ｂの出力信号Ｑもローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなり、パワーＭＯＳＦＥＴ２２０をオフさせられる。このようにして、軽負荷時にはパワーＭＯＳＦＥＴ２２０が間欠駆動となるようにしている。
【００６８】
過熱保護部２３４は、過熱状態であることを検出したときにパワーＭＯＳＦＥＴ２２０をオフすると共に、過熱状態が解除されたときに再びパワーＭＯＳＦＥＴ２２０を通常のＰＷＭ制御にて制御できるようにするものである。過熱保護部２３４には、過熱保護回路２３４ａおよび再起動トリガ回路２３４ｂが備えられている。
【００６９】
過熱保護回路２３４ａは、過熱状態であることを検出すると、ハイレベルのパルス信号を出力する。再起動トリガ回路２３４ｂは、温度が下がって過熱状態が解除されたときに、どのタイミングでパワーＭＯＳＦＥＴ２２０を再起動、つまり通常のＰＷＭ制御に戻すかを決定し、再起動のタイミングでハイレベルのパルス信号を出力する。過熱保護回路２３４ａや再起動トリガ回路２３４ｂは、例えばダイオードの温度特性などに基づいてＩＰＤ２０の温度を検出しており、過熱保護回路２３４ａでは検出した温度が過熱状態と想定される第１所定温度を超えるとハイレベルのパルス信号を出力し、再起動トリガ回路２３４ｂでは検出した温度が第１所定温度よりも低い第２所定温度を下回るとハイレベルのパルス信号を出力する。
【００７０】
そして、過熱保護回路２３４ａの出力が第１ＳＲラッチ２３６ａのセット信号として入力され、再起動トリガ回路２３４ｂの出力が第１ＳＲラッチ２３６ａのリセット信号として入力されるため、第１ＳＲラッチ２３６ａの−Ｑ（Ｑバー）出力は過熱状態が検出されるとローレベルとなり、過熱状態が解除されるとハイレベルになる。
【００７１】
したがって、過熱状態が検出されているときにはＮＡＮＤ回路２３６ｃの出力がハイレベルとなり、これがＮＯＴ回路２３６ｄにて反転されてローレベルとなるため、パワーＭＯＳＦＥＴ２２０がオフさせられる。逆に、過熱状態が解除されているときにはＮＡＮＤ回路２３６ｃの出力がローレベルとなり、これがＮＯＴ回路２３６ｄにて反転されてハイレベルとなるため、パワーＭＯＳＦＥＴ２２０は通常のＰＷＭ制御によって制御される。
【００７２】
タイマ間欠動作部２３５は、ＩＰＤ２０に対して過負荷が接続されていることを検出し、パワーＭＯＳＦＥＴ２２０をオフさせるものである。タイマ間欠動作部２３５は、ヒステリシス付きコンパレータ２３５ａとタイマ間欠動作回路２３５ｂとを有して構成されている。ＩＰＤ２０のＣ端子の電位がＩＰＤ２０に対して接続されている負荷に応じて変化することから、この電位をコンパレータ２３５ａで参照電圧と比較することで過負荷を検出している。そして、過負荷検出時にコンパレータ２３５ａからハイレベルが出力されると、タイマ間欠動作回路２３５ｂの出力が所定期間ローレベルとなる。これにより、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなる。これがＮＯＴ回路２３６ｄにて反転されてローレベルとなり、パワーＭＯＳＦＥＴ２２０がオフさせられる。このようにして、過負荷が検出された場合にもパワーＭＯＳＦＥＴ２２０をオフしている。
【００７３】
このような構造が基本的なＩＰＤ２０の構成とされている。このような構成において、ＩＰＤ２０の動作時に、パワーＭＯＳＦＥＴ２２０に大きな電流が流れると、パワーＭＯＳＦＥＴ２２０での発熱が大きくなって、ＩＰＤ２０が高温化してしまう。このため、本実施形態のように、集積回路として１チップ化されることで熱的に分離されていない構造とされたインバータ回路１内の素子で、定格温度を超えてしまうものが発生する可能性がある。このような場合、上述したように、誤動作が生じるなど信頼性の低下に繋がることになり、好ましくない。
【００７４】
そこで、パワーＭＯＳＦＥＴ２２０によってオンオフ制御される電源供給ライン８中、具体的にはＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のハイサイド側（Ｄ端子とパワーＭＯＳＦＥＴ２２０との間）に例えば数Ω〜数１０Ω程度の電流制限抵抗２４０を備えている。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。つまり、電流制限抵抗２４０を備えている分、パワーＭＯＳＦＥＴ２２０での電圧降下量（ソース−ドレイン間電圧）が低下し、パワーＭＯＳＦＥＴ２２０でのエネルギー消費が軽減される。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００７５】
図７は、ＩＰＤ２０の各部の信号波形を示したタイミングチャートである。この図を参照して、ＩＰＤ２０の動作とパワーＭＯＳＦＥＴ２２０に流れる電流に関して説明する。この図では、起動時、軽負荷検出時、過負荷検出時および過熱検出またはタイマ間欠動作検出時を順に示してある。
【００７６】
まず、起動時には、軽負荷検出がなされていなければコンパレータ２３３ｃの出力がハイレベルとなっているし、エラーアンプ側電位よりもパワーＭＯＳＦＥＴ側電位が低いためＡＮＤ回路２３６ｅの出力もローレベルになっている。このため、過負荷検出や過熱検出もしくはタイマ間欠動作検出等が何も検出されていなければ、発振器２３１の出力以外にＮＡＮＤ回路２３６ｃに入力される出力がハイレベルとなり、発振器２３１が出力する第２パルス信号に基づいて第２ラッチ２３６ｂの出力Ｑが決まり、この出力Ｑに基づいてＮＡＮＤ回路２３６ｃの出力が決まる。
【００７７】
したがって、時点Ｔ１に示すように、第２パルス信号がハイレベルになると、ＡＮＤ回路２３６ｆの出力がハイレベルとなり、第２ラッチ２３６ｂの出力Ｑもハイレベルとなる。そして、ＮＡＮＤ回路２３６ｃの出力がローレベルとなって、ＮＯＴ回路２３６ｄが出力するパワーＭＯＳＦＥＴ２２０のゲート電圧がハイレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０がオンされて出力電流が増加していく。
【００７８】
そして、時点Ｔ２において、パワーＭＯＳＦＥＴ２２０の出力電流の増加によって、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位を超えると、過電流検出がなされてコンパレータ２３２ｃの出力がハイレベルになり、第２ラッチ２３６ｂにリセット信号としてハイレベルが入力されて、第２ラッチ２３６ｂの出力がローレベルになる。そして、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなって、ＮＯＴ回路２３６ｄが出力するパワーＭＯＳＦＥＴ２２０のゲート電圧がローレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０がオフされる。
【００７９】
このような動作が発振器２３１の第２パルス信号のパルス周期毎に繰り返される。これにより、基準電圧生成回路２１に備えられた両コンデンサ２１ａ、２１ｂがチャージされて基準電圧が生成され、ＩＰＤ２０のＣ端子に入力されるモニタ電圧の基準電圧が安定化する。これがＩＰＤ２０の電源電圧となる。また、平滑回路２２のコンデンサ２２ｂに電荷がチャージされることで出力電圧Ｖｃｃが生成される。
【００８０】
次に、時点Ｔ３に示すように軽負荷時には、エラーアンプ側電位が低下してくるため、エラーアンプ側電位が参照電位よりも低下し、コンパレータ２３３ａの出力がローレベルになる。これにより、発振器２３１が出力する第２パルス信号に関わらずＡＮＤ回路２３６ｆの出力がローレベルとなる。これにより、第２ラッチ２３６ｂの出力Ｑもローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルになる。これにより、パワーＭＯＳＦＥＴ２２０はオフされることになる。
【００８１】
続いて、時点Ｔ４に示すように、過負荷時には、エラーアンプ側電位が上昇するため、パワーＭＯＳＦＥＴ側電位も高い値にならないとコンパレータ２３２ｃの出力がハイレベルにならない。このため、第２ラッチ２３６ｂの出力が比較的長い期間ハイレベルとなる。そして、ＮＡＮＤ回路２３６ｃの出力も長期間ローレベルになる。ただし、ＮＡＮＤ回路２３６ｃには発振器２３１からＰＷＭ制御のパルス幅の上限値（もしくはデューティ制御のデューティ比の上限値）を決める第１パルス信号が入力されているため、第２ラッチ２３６ｂの出力がローレベルになっている期間が第１パルス信号が示す上限値を超えていたとしても、ＮＡＮＤ回路２３６ｃの出力がローレベルになる期間がその上限値に制限される。このため、第１パルス信号が示す上限値に応じた期間中、ＮＡＮＤ回路２３６ｃの出力がローレベルとなり、パワーＭＯＳＦＥＴ２２０のオン時間が上限値に設定される。
【００８２】
さらに、時点Ｔ５に示すように過熱検出がなされた場合、もしくは、時点Ｔ６に示すように間欠動作検出がなされた場合、過熱保護回路２３４ａの出力やタイマ間欠動作回路２３５ｂの出力がローレベルになる。このため、ＮＡＮＤ回路２３６ｃの出力は、他の入力信号のレベルに関わらずハイレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０はオフされることになる。
【００８３】
このような動作によりＩＰＤ２０によるパワーＭＯＳＦＥＴ２２０がオンオフ駆動させられる。そして、このような動作を行うに際し、上述したように電流制限抵抗２４０を備えているため、この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができる。このため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。つまり、電流制限抵抗２４０を備えている分、パワーＭＯＳＦＥＴ２２０での電圧降下量（ソース−ドレイン間電圧）が低下し、パワーＭＯＳＦＥＴ２２０でのエネルギー消費が軽減される。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８４】
以上説明したように、本実施形態では、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側、つまりＤ端子とパワーＭＯＳＦＥＴ２２０との間に電流制限抵抗２４０を備えた構成としている。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８５】
また、電源起動時にＤＣ−ＤＣコンバータに流れる電流が電流制限抵抗２４０によって制限されるため、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００８６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して電流制限抵抗２４０の配置場所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８７】
図８は、本実施形態にかかるインバータ回路１に備えられるＩＰＤ２０の詳細構成を示した回路ブロック図である。この図に示されるように、本実施形態では、ＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のローサイド側（Ｓ端子とパワーＭＯＳＦＥＴ２２０との間）に電流制限抵抗２４０を備えている。
【００８８】
このように、電流制限抵抗２４０をパワーＭＯＳＦＥＴ２２０のローサイド側に配置しても、電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、第１実施形態と同様に、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８９】
また、パワーＭＯＳＦＥＴ２２０を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００９０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して電流制限抵抗２４０の配置場所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９１】
本実施形態では、ＩＰＤ２０内ではなく、ＩＰＤ２０外に電流制限抵抗２４０を配置するようにしている。図９は、本実施形態にかかるインバータ回路１の回路図である。この図に示されるように、本実施形態では、基準電圧生成回路２１と平滑回路２２との間に電流制限抵抗２４０を配置してある。より詳しくは、基準電圧生成回路２１におけるコンデンサ２１ｂと平滑回路２２におけるインダクタ２２ａとの間であって、電源供給ライン８のうち整流用のダイオード２５との接続点よりもインダクタ２２ａ側に電流制限抵抗２４０を配置している。
【００９２】
このように、電流制限抵抗２４０をＩＰＤ２０外に備えるようにしても、電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、第１実施形態と同様に、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００９３】
（他の実施形態）
（１）上記第１実施形態では、パワーＭＯＳＦＥＴ２２０によってオンオフ制御される電源供給ライン８中、ＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のハイサイド側（Ｄ端子とパワーＭＯＳＦＥＴ２２０との間）に電流制限抵抗２４０を備えている。また、第２実施形態では、パワーＭＯＳＦＥＴ２２０のローサイド側に電流制限抵抗２４０を配置し、第３実施形態ではＩＰＤ２０外に電流制限抵抗２４０を配置している。しかしながら、これらは電流制限抵抗２４０の配置場所の一例を示したに過ぎず、電源供給ライン８中であればどこに備えられていても良い。また、電源供給ライン８中の複数の箇所に抵抗を備えるようにしても構わない。
【００９４】
（２）上記実施形態では、基本的にインバータ回路１を構成する各素子を１チップ化すると説明したが、必ずしもすべての素子を１チップ化するという意味ではなく、その一部が外付け部品であっても良い。つまり、コンバータ電源回路部２をインバータ出力回路部３等と１チップ化するに当り、部分的に外付け部品を用いたとしても、熱設計の問題やチップサイズの問題が発生することから、そのような問題を解決する上で電流制限抵抗２４０を備えるようにすることが有効である。
【００９５】
例えば、上記実施形態では、コンバータ電源回路部２におけるＩＰＤ２０（起動回路２１０、パワーＭＯＳＦＥＴ２２０およびＰＷＭチョッパ制御回路２３０）、インバータ出力回路部３、ブートストラップ回路４のダイオード４０ａ〜４０ｃや抵抗４１ａ〜４１ｃ、インバータ制御回路部５を１チップ化し、ブートストラップ回路４のコンデンサ４２ａ〜４２ｃを外付け部品としている。これに対して、例えば、平滑回路２２のコンデンサ２２ｂ、基準電圧生成回路２１のコンデンサ、平滑回路のインダクタ２２ａ、バイパスコンデンサとして機能するコンデンサ２７等が外付け部品とされていても良い。
【００９６】
すなわち、少なくともコンバータ電源回路部２のうちの半導体パワー素子であるパワーＭＯＳＦＥＴ２２０およびこの半導体パワー素子を駆動するためのパワー素子制御回路であるＰＷＭチョッパ制御回路２３０に加えて、インバータ出力回路部３やインバータ制御回路部５が１チップ化されるような構成について、本発明を適用することができる。
【００９７】
また、上記実施形態では、半導体パワー素子としてパワーＭＯＳＦＥＴ２２０を例に挙げて説明したが、ＩＧＢＴなどであっても良い。同様に、インバータ出力回路部３に備えられる半導体スイッチング素子としてＩＧＢＴ３１ａ〜３１ｆを例に挙げて説明したが、パワーＭＯＳＦＥＴなどであっても良い。
【００９８】
さらに、上記実施形態では、制御マイコン６内に電源のシーケンス制御および動作監視回路を備えた構成としたが、制御マイコン６とは別構成として、電源のシーケンス制御および動作監視回路を備えるようにしても良い。
【符号の説明】
【００９９】
１ インバータ回路
２ コンバータ電源回路部
３ インバータ出力回路部
４ ブートストラップ回路
５ インバータ制御回路部
６ 制御マイコン
７ 主電源
８ 電源供給ライン
９ ＧＮＤライン
２０ ＩＰＤ
２１ 基準電圧生成回路
２２ 平滑回路
２２ａ インダクタ
２３ モニタ電圧生成回路
３０ａ〜３０ｆ 上下アーム
３１ａ〜３１ｆ ＩＧＢＴ
２１０ 起動回路
２２０ パワーＭＯＳＦＥＴ
２３０ ＰＷＭチョッパ制御回路
２４０ 電流制限抵抗
【技術分野】
【０００１】
本発明は、インバータおよびインバータを駆動するための各種回路を１チップ化したインバータ回路に関するものである。
【背景技術】
【０００２】
従来、インバータおよび当該インバータを駆動するための各種回路は、複数のチップに分けて構成されており、それらをワイヤ等の配線を通じて電気的に接続することでインバータ回路を構成している。具体的には、高圧電源から印加される高電圧（例えば２８８Ｖ）に基づいて所定電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータが内蔵されたＤＣ−ＤＣコンバータＩＣと、インバータおよび当該インバータを駆動するためのゲート駆動回路などが備えられるインバータＩＣと、インバータＩＣに内蔵されたゲート駆動回路に対してインバータを駆動するための制御信号を発生させる制御マイコンにより、インバータ回路が構成される。このようなインバータ回路により、三相の上アームおよび下アームが備えられたインバータにて三相の交流電流を形成し、三相モータへ供給することで三相モータを駆動している（例えば、非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】A.Nakagawa,"IMPACT OF DIELECTRIC ISOLATION TECHNOLOGY ON POWER ICS", ISPSD '91, pp.16-21(1991)
【非特許文献２】N.Sakurai,M.Mori and T. Yatsuo,“High Speed, High Current Capacity LIGBT and Diode for Output Stage of High Voltage Monolithic Three-phase Inverter IC" ISPSD'90, pp.66-71(1990)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者らは、複数に分けられていたチップを１チップ化することでインバータ回路の小型化、具体的にはインバータ回路が集積回路として形成される半導体装置の小型化を図ることについて検討を行った。しかしながら、１チップ化を図るに当って、従来では複数のチップに分けられていたために熱的にも分離されていたものが、１チップ化によって熱的に分離した構造とならなくなり、例えばＤＣ−ＤＣコンバータの動作に伴って高温化し、インバータＩＣに相当する部分の定格温度を超えるという問題が発生することが確認された。定格温度を超えてしまうと、誤動作が生じるなど信頼性の低下に繋がるため、１チップ化しても定格温度を超えないような熱設計を行うことが必要となる。また、電源起動時にＤＣ−ＤＣコンバータで大電流が流されるため、その能力を満たす大面積の半導体パワー素子を備えなければならず、チップサイズが増大し、コスト高になるという問題も発生する。
【０００５】
本発明は上記点に鑑みて、１チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、高圧電源（７）に接続される電源供給ライン（８）に備えられ、基準電圧生成回路（２１）が生成する電圧が基準電圧となるように半導体パワー素子（２２０）を制御することにより、電源供給ライン（８）の電圧である出力電圧（Ｖｃｃ）を所定電圧にするコンバータ電源回路部（２）と、上アーム（３０ａ、３０ｃ、３０ｅ）および下アーム（３０ｂ、３０ｄ、３０ｆ）に備えられる半導体スイッチング素子（３１ａ〜３１ｆ）をオンオフすることで高圧電源（７）に基づいて交流電流を形成し、負荷（Ｍ）に対して該交流電流を供給するインバータ出力回路部（３）と、半導体スイッチング素子（３１ａ〜３１ｆ）のオンオフを制御する出力を発生させるインバータ制御回路部（５）とが１チップ化されており、さらに、電源供給ライン（８）中に電流制限抵抗（２４０）が備えられていることを特徴としている。
【０００７】
このように、電源供給ライン（８）中に電流制限抵抗（２４０）を備えた構成としている。この電流制限抵抗（２４０）によって電源供給ライン（８）に流れる電流の電流値を制限することができるため、半導体パワー素子（２２０）での発熱を抑制することが可能となる。したがって、インバータ回路内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。また、半導体パワー素子（２２０）に流れる電流が電流制限抵抗（２４０）によって制限されるため、半導体パワー素子（２２０）として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【０００８】
例えば、請求項２に記載したように、電流制限抵抗（２４０）を電源供給ライン（８）中における半導体パワー素子（２２０）のハイサイド側に備えることができる。すなわち、請求項３に記載したように、半導体パワー素子（２２０）およびパワー素子制御回路（２３０）がインテリジェントパワーデバイス（２０）に備えられる場合、半導体パワー素子（２２０）のハイサイド側がインテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されると共に半導体パワー素子（２２０）のローサイド側がインテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されるが、電流制限抵抗（２４０）をインテリジェントパワーデバイス（２０）の電源端子（Ｄ）とパワーＭＯＳＦＥＴ（２２０）のハイサイド側との間に備えることができる。
【０００９】
また、請求項４に記載したように、電流制限抵抗（２４０）を電源供給ライン（８）中における半導体パワー素子（２２０）のローサイド側に備えることもできる。この場合にも、請求項５に記載したように、半導体パワー素子（２２０）およびパワー素子制御回路（２３０）がインテリジェントパワーデバイス（２０）に備えられる場合、電流制限抵抗（２４０）をインテリジェントパワーデバイス（２０）の出力端子（Ｓ）とパワーＭＯＳＦＥＴ（２２０）のローサイド側との間に備えることができる。
【００１０】
さらに、請求項６に記載したように、平滑回路（２２）が電源供給ライン（８）に対して備えられたインダクタ（２２ａ）を有した構成とされる場合、電流制限抵抗（２４０）を平滑回路（２２）のインダクタ（２２ａ）と半導体パワー素子（２２０）との間に備えることもできる。
【００１１】
また、請求項７に記載したように、電源のシーケンス制御および動作監視回路を備えるようにすることもできる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかるインバータ回路１をブロックとして表したブロック図である。
【図２】インバータ回路１の具体的な回路図である。
【図３】インバータ回路１を形成した半導体装置のレイアウト図である。
【図４−ａ】図３のＡ−Ａ’断面図である。
【図４−ｂ】図３のＢ−Ｂ’断面図である。
【図５】ＩＰＤ２０の詳細構成を示した回路ブロック図である。
【図６】起動回路２１０の具体的な回路構成を示した図である。
【図７】ＩＰＤ２０の各部の信号波形を示したタイミングチャートである。
【図８】本発明の第２実施形態にかかるインバータ回路１に備えられるＩＰＤ２０の詳細構成を示した回路ブロック図である。
【図９】本発明の第３実施形態にかかるインバータ回路１をブロックとして表したブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明する。
【００１５】
（第１実施形態）
図１は、本実施形態にかかるインバータ回路１をブロックとして表したブロック図である。また、図２は、インバータ回路１の具体的な回路図である。また、図３は、本実施形態にかかるインバータ回路１を形成した半導体装置のレイアウト図である。そして、図４−ａは、図３のＡ−Ａ’断面図、図４−ｂは、図３のＢ−Ｂ’断面図である。以下、これらの図を参照して、本実施形態のインバータ回路１について説明する。
【００１６】
図１に示すように、本実施形態では、三相モータＭを駆動するものとしてインバータ回路１を用いている。インバータ回路１には、コンバータ電源回路部２、インバータ出力回路部３、ブートストラップ回路４、インバータ制御回路部５が備えられている。そして、これら各部が基本的には１チップ化された半導体装置とされることによりインバータ回路１が構成されている。
【００１７】
コンバータ電源回路部２は、高圧電源（例えばバッテリ）７から印加される高電圧（例えば２８８Ｖ）に基づいて出力電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータを構成する部分である。具体的には、コンバータ電源回路部２は、図２に示すように、インテリジェントパワーデバイス（Intelligent Power Device、以下、ＩＰＤという）２０、基準電圧生成回路２１、平滑回路２２、モニタ電圧生成回路２３などを備えた構成とされている。なお、図１では、コンバータ電源回路部２のうちの一部のブロック構成のみを記載してあるが、実際には図２に示す構成とされている。
【００１８】
ＩＰＤ２０は、高電圧に基づいて出力電圧Ｖｃｃ（例えば１５Ｖ）を安定的に生成するための制御を行うものである。このＩＰＤ２０の詳細構造については後述するが、このＩＰＤ２０が内蔵されている半導体パワー素子（出力トランジスタ）をオンオフ制御することによって出力電圧Ｖｃｃが一定となるようにする。本実施形態では、半導体パワー素子として後述するようにパワーＭＯＳＦＥＴ２２０（図５参照）を使用しており、スイッチ投入に基づいてパワーＭＯＳＦＥＴ２２０のドレインが高圧電源７に接続されると、ソースが基準電圧生成回路２１に接続される。このため、ＩＰＤ２０のＤ端子は、パワーＭＯＳＦＥＴ２２０のドレイン端子と同義であり、半導体パワー素子の電源端子を意味しており、Ｓ端子は、パワーＭＯＳＦＥＴ２２０のソース端子と同義であり、半導体パワー素子の出力端子を意味している。また、ＩＰＤ２０は、Ｃ端子を通じてモニタ電圧生成回路２３で生成されるモニタ電圧を入力し、そのモニタ電圧に基づいてパワーＭＯＳＦＥＴ２２０を制御することで出力電圧Ｖｃｃが一定となるようにしている。このため、Ｃ端子は、出力電圧Ｖｃｃに制御するためのコントロール端子を意味している。
【００１９】
基準電圧生成回路２１は、コンデンサ２１ａ、２１ｂおよび抵抗２１ｃにて構成されており、ＩＰＤ２０のＳ端子に繋がる電源供給ライン８に対して両コンデンサ２１ａ、２１ｂが並列接続されていると共に、両コンデンサ２１ａ、２１ｂのローサイド側を繋ぐように抵抗２１ｃが接続されている。ＩＰＤ２０が起動されるときに基準電圧生成回路２１に備えられた両コンデンサ２１ａ、２１ｂがチャージされることで基準電圧を生成し、ＩＰＤ２０のＣ端子に入力されるモニタ電圧の基準電圧を安定化させると共に、ＩＰＤ２０の電源電圧としている。
【００２０】
平滑回路２２は、電源供給ライン８に直列接続されたインダクタ２２ａと電源供給ライン８に対して並列接続されたコンデンサ２２ｂとを有したＬＲ回路にて構成されている。この平滑回路２２により、電源供給ライン８の電圧の平滑化を行い、電源供給ライン８の電圧がノイズによって変動することを抑制している。また、この平滑回路２２のコンデンサ２２ｂに電荷がチャージされることで出力電圧Ｖｃｃを生成している。なお、コンデンサ２２ｂに対して並列接続されている抵抗２４は、コンバータ電源回路部２が安定動作できるようにするためのものであり、インダクタ２２ａのハイサイド側とＧＮＤライン９との間に接続されたダイオード２５は、整流用ダイオードである。
【００２１】
また、モニタ電圧生成回路２３は、ツェナーダイオード２３ａとダイオード２３ｂとによって構成され、ＩＰＤ２０のＣ端子に入力されるモニタ電圧を生成している。モニタ電圧は、出力電圧Ｖｃｃに対応する電圧であり、出力電圧Ｖｃｃをツェナーダイオード２３ａの電圧降下分およびダイオード２３ｂの順方向電圧Ｖｆ分だけ降圧した電圧（例えば６．２Ｖ）とされる。このモニタ電圧に基づいて、ＩＰＤ２０が出力電圧Ｖｃｃが所定の電圧（例えば１５Ｖ）になっているか否かを検出し、その検出結果に基づいてパワーＭＯＳＦＥＴ２２０のオンオフ制御を行っている。
【００２２】
なお、高圧電源７とＩＰＤ２０のＤ端子との間に配置されたダイオード２６は、逆接保護用ダイオードであり、電源供給ライン８におけるダイオード２６とＩＰＤ２０との間とＧＮＤライン９との間に設けられたコンデンサ２７はバイパスコンデンサである。
【００２３】
このような構成により、コンバータ電源回路部２は、高圧電源７からの電圧印加に基づいて出力電圧Ｖｃｃが所望の電圧となるようにしたＤＣ−ＤＣコンバータとしての役割を果たしている。
【００２４】
インバータ出力回路部３は、三相モータＭを駆動するための交流電流を形成するものであり、高圧電源７から印加される高電圧に基づいて三相モータＭを駆動する。三相モータＭの駆動の制御は、制御マイコン６によって行われており、制御マイコン６がモータ駆動時に三相モータＭに対して各相に順番に入れ替えながら所定電圧が印加されるように制御することで三相モータＭを駆動する。
【００２５】
具体的には、インバータ出力回路部３は、直列接続した上下アーム３０ａ〜３０ｆがＵ相、Ｖ相、Ｗ相の三相分並列接続されており、これら三相分の上下アーム３０ａ〜３０ｆ、つまり６個分のアーム３０ａ〜３０ｆがインバータ制御回路部５によって制御されることで交流電流を形成する。図３に示すように、三相分の上アーム３０ａ、３０ｃ、３０ｅと三相分の下アーム３０ｂ、３０ｄ、３０ｆは、紙面左右方向において交互にレイアウトされ、本実施形態では図３の紙面左から順に下アーム３０ｂ、上アーム３０ａ、上アーム３０ｃ、下アーム３０ｄ、下アーム３０ｆ、上アーム３０ｅの順に交互に配置されている。
【００２６】
また、図２に示すように、各アーム３０ａ〜３０ｆには、ＩＧＢＴ３１ａ〜３１ｆおよびＦＷＤ３２ａ〜３２ｆが備えられた構成とされ、各ＩＧＢＴ３１ａ〜３１ｆのゲート電圧が制御回路部５によって制御されることで、上アーム３０ａ、３０ｃ、３０ｅと下アーム３０ｂ、３０ｄ、３０ｆとの中間電位を三相モータＭのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加し、三相モータＭを駆動する。
【００２７】
本実施形態では、図４−ａ、ｂに示したように、ＳＯＩ基板１０１を用いて各ＩＧＢＴ３１ａ〜３１ｆやＦＷＤ３２ａ〜３２ｆ等を含むインバータ回路１の基本構成を形成している。ＳＯＩ基板１０１は、シリコンなどによって構成された支持基板１０１ａ上に、埋込酸化膜（ボックス）１０１ｂを介してシリコンからなる活性層１０１ｃを形成することにより構成されている。そして、活性層１０１ｃに対してトレンチ分離構造１０１ｄが構成されることで、ＩＧＢＴ形成領域やＦＷＤ形成領域などに素子分離され、各ＩＧＢＴ３１ａ〜３１ｆやＦＷＤ３２ａ〜３２ｆ等を含むインバータ回路１の基本構成が１チップ化された半導体装置とされている。
【００２８】
活性層１０１ｃは、ｎ-型層にて構成されており、ＩＧＢＴ形成領域ではｎ-型ドリフト層１０２として機能する。このｎ-型ドリフト層１０２の表層部に、ＩＧＢＴ３１ａ〜３１ｆを構成する各部が形成されている。また、活性層１０１ｃはＦＷＤ形成領域ではｎ-型カソード層１２０として機能し、このｎ-型カソード層１２０内にＦＷＤ３２ａ〜３２ｆを構成する各部が形成されている。
【００２９】
図４−ａに示すＩＧＢＴ形成領域では、ｎ-型ドリフト層１０２の表面にＬＯＣＯＳ酸化膜１０３が形成されており、ＬＯＣＯＳ酸化膜１０３によってＩＧＢＴ３１ａ〜３１ｆを構成する各部が分離されている。
【００３０】
ｎ-型ドリフト層１０２の表層部のうちＬＯＣＯＳ酸化膜１０３が形成されていない部分に、ｐ+型コレクタ領域１０４が形成されている。このｐ+型コレクタ領域１０４の周囲はｎ-型ドリフト層１０２よりも高不純物濃度とされたｎ型バッファ層１０５にて囲まれている。また、ｎ-型ドリフト層１０２の表層部のうち、ＬＯＣＯＳ酸化膜１０３が形成されていない部分に、ｐ+型コレクタ領域１０４の中心としてチャネルｐウェル層１０６、ｎ+型エミッタ領域１０７、ｐ+型コンタクト層１０８およびｐ型ボディ層１０９が形成されている。
【００３１】
チャネルｐウェル層１０６は、表面にチャネル領域を形成するための部分であり、ｐ+型コレクタ領域１０４（および後述するコレクタ電極１１２）を中心とし、これらの周囲を１周囲むように同心状に配置されている。また、ｎ+型エミッタ領域１０７は、チャネルｐウェル層１０６の表層部において、チャネルｐウェル層１０６の終端位置よりも内側で終端するように形成されている。本実施形態では、ｎ+型エミッタ領域１０７がｐ型コンタクト層１０８を挟んだ両側に一本ずつ配置してある。
【００３２】
ｐ+型コンタクト層１０８は、チャネルｐウェル層１０６をエミッタ電位に固定するためのものであり、チャネルｐウェル層１０６よりも高不純物濃度とされている。ｐ型ボディ層１０９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層１０９により、ｎ+型エミッタ領域１０７とチャネルｐウェル層１０６およびｎ-型ドリフト層１０２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間を改善することが可能となる。
【００３３】
また、チャネルｐウェル層１０６の表面には、ゲート絶縁膜１１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１１が配置されている。このゲート電極１１１に対してゲート電圧を印加することで、チャネルｐウェル層１０６の表面部にチャネル領域が形成されるようになっている。
【００３４】
さらに、ｐ+型コレクタ領域１０４の表面に当該ｐ+型コレクタ領域１０４に対して電気的に接続されたコレクタ電極１１２が形成されていると共に、ｎ+型エミッタ領域１０７およびｐ+型コンタクト層１０８の表面に当該ｎ+型エミッタ領域１０７およびｐ+型コンタクト層１０８に対して電気的に接続されたエミッタ電極１１３が形成されている。
【００３５】
そして、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜１０３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１１４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層１１４は、コレクタ電極１１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１１２に電気的に接続されていると共に、他端がゲート電極１１１に接続されている。このため、抵抗層１１４は、コレクタ電極１１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層１１４の電位がコレクタ電極１１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１０３を介して抵抗層１１４の下方に位置しているｎ-型ドリフト層１０２中の電位勾配も一定に保たれるようにできる。
【００３６】
一方、図４−ｂに示すＦＷＤ形成領域でも、ｎ-型カソード層１２０の表面にＬＯＣＯＳ酸化膜１０３が形成されており、ＬＯＣＯＳ酸化膜１０３によってＦＷＤ３２ａ〜３２ｆを構成する各部が分離されている。そして、ｎ-型カソード層１２０の表層部のうちＬＯＣＯＳ酸化膜１０３が形成されていない部分において、ｎ+型コンタクト層１２１およびｎ型バッファ層１２２が形成されていると共に、これらｎ+型コンタクト層１２１およびｎ型バッファ層１２２を囲むようにｐ型アノード層１２３およびｐ+型コンタクト層１２４が形成されている。
【００３７】
また、基板表面には、ｎ+型コンタクト層１２１に電気的に接続されるカソード電極１２５とｐ+型コンタクト層１２４およびｐ型アノード層１２３に電気的に接続されるアノード電極１２６が備えられている。さらに、アノード−カソード間に形成されたＬＯＣＯＳ酸化膜１０３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１２７が形成されており、アノード−カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層１２７も、カソード電極１２５を中心として渦巻状に巻回された構造とされ、その一端がカソード電極１２５に接続されていると共に、他端がアノード電極１２６に接続されている。このため、抵抗層１２７の電位がカソード電極１２５からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１０３を介して抵抗層１２７の下方に位置している活性層１０１ｃ中の電位勾配も一定に保たれるようにできる。
【００３８】
また、ブートストラップ回路４は、コンバータ電源回路部２が生成する出力電圧Ｖｃｃに基づいてフローティング電源を形成するもので、三相それぞれに対応して設けられており、ダイオード４０ａ〜４０ｃ、抵抗４１ａ〜４１ｃおよびコンデンサ４２ａ〜４２ｃを備えている。このような構成により、初期状態として下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆをオンし、ダイオード４０ａ〜４０ｃおよび抵抗４１ａ〜４１ｃを通じてコンデンサ４２ａ〜４２ｃを充電することで、コンデンサ４２ａ〜４２ｃによってフローティング電源を形成している。
【００３９】
インバータ制御回路部５は、図２中には、三相分のインバータ制御回路部５のうちの一相分のみが示されているが、実際には同様の構成のインバータ制御回路部５が三相それぞれに備えられている。各インバータ制御回路部５には、図３に示すように、ゲート駆動回路５１ａ〜５１ｆと、レベルシフト素子５２ａ〜５２ｃと、電源回路５３ａ〜５３ｆと、保護回路５４ａ〜５４ｆおよびロジック回路５５ａ〜５５ｃとが備えられている。
【００４０】
ゲート駆動回路５１ａ〜５１ｆは、上アーム３０ａ、３０ｃ、３０ｅのＩＧＢＴ３１ａ、３１ｃ、３１ｅを駆動するためのゲート駆動回路５１ａ、５１ｃ、５１ｅと、下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆを駆動するためのゲート駆動回路５１ｂ、５１ｄ、５１ｆとにより構成されている。各ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧に基づいて各ＩＧＢＴ３１ａ〜３１ｆが駆動される。各ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧は、制御マイコン６によって制御されている。
【００４１】
レベルシフト素子５２ａ〜５２ｃは、基準とする電位をシフトするための素子である。すなわち、高電位を基準として作動する上アーム３０ａ、３０ｃ、３０ｅのＩＧＢＴ３１ａ、３１ｃ、３１ｅを駆動するためのゲート駆動回路５１ａ、５１ｃ、５１ｅと、低電位を基準として作動する下アーム３０ｂ、３０ｄ、３０ｆのＩＧＢＴ３１ｂ、３１ｄ、３１ｆを駆動するためのゲート駆動回路５１ｂ、５１ｄ、５１ｆとが、基準とする電位が大きく異なっている。このため、基準とする電位をシフトすることが必要となる。したがって、各上下アーム３０ａ〜３０ｆの間に、第１〜第３レベルシフト素子５２ａ〜５２ｃを備えている。
【００４２】
電源回路５３ａ〜５３ｆは、上アーム３０ａ、３０ｃ、３０ｅの駆動に用いられる高電位を基準として動作する各種回路や、下アーム３０ｂ、３０ｄ、３０ｆの駆動に用いられる低電位を基準として動作する各種回路の電源電圧を形成している。この電源回路５３ａ〜５３ｆによって形成される電源電圧に基づいて、上アーム３０ａ、３０ｃ、３０ｅ側のゲート駆動回路５１ａ、５１ｃ、５１ｅ等は高電圧基準で動作し、下アーム３０ｂ、３０ｄ、３０ｆ側のゲート駆動回路５１ｂ、５１ｄ、５１ｆ等は低電圧基準で動作する。
【００４３】
保護回路５４ａ〜５４ｆは、電圧低下保護機能を有している。具体的には、保護回路５４ａ〜５４ｆは、三相モータＭの駆動電圧を形成している主電源７の電圧が低下している電圧低下状態を検出し、それに基づいてゲート駆動回路５１ａ〜５１ｆが出力するゲート電圧を制御している。例えば、電圧低下状態が検出された時にはＩＧＢＴ３１ａ〜３１ｆの駆動が停止させられるようになっている。これにより、インバータ回路１および三相モータＭを誤動作から保護することが可能となる。
【００４４】
また、保護回路５４ａ〜５４ｆには、過熱保護機能も備えられている。過熱保護は、例えばダイオードの温度特性に基づいて行われる。すなわち、温度に応じて変化するダイオードのＶｆに基づいて半導体装置の過熱状態を検出する。そして、半導体装置の過熱状態が検出されると、それに伴ってゲート駆動回路５１ａ〜５１ｆが出力するゲート電圧を制御し、例えばＩＧＢＴ３１ａ〜３１ｆの駆動を停止させている。これにより、インバータ回路１および三相モータＭを誤動作から保護することが可能となる。
【００４５】
ロジック回路５５ａ〜５５ｃは、制御マイコン６から伝えられる各相の上下アーム３０ａ〜３０ｆを駆動するための制御信号に基づいて、ゲート駆動回路５１ａ〜５１ｆの出力するゲート電圧を制御するための信号を出力する。
【００４６】
なお、このように構成されるインバータ出力回路部３、ブートストラップ回路４およびインバータ制御回路部５は、図３に示されるように、各上下アーム３０ａ〜３０ｆに対応して備えられる。そして、図３に示されるように、高電位を基準として駆動される上アーム３０ａ、３０ｃ、３０ｄおよび上アーム３０ａ、３０ｃ、３０ｄに対応するブートストラップ回路４およびインバータ制御回路部５についてはそれぞれがトレンチ分離構造によって絶縁分離され、高電位による相互間の影響が抑制されるようにしている。
【００４７】
制御マイコン６は、三相モータＭの駆動を制御すべく、ロジック回路５０ａ〜５０ｃに対して各相の上下アーム３０ａ〜３０ｆを駆動するための制御信号を出力している。この制御マイコン６は、レギュレータ６１およびコンデンサ６２にて形成される定電圧ＶＢ（例えば５Ｖ）を電源として駆動している。制御マイコン６は、図示していないが、インバータ出力回路部３に備えられる電流検出部や上述した保護回路５４ａ〜５４ｆからの検出信号に基づいて、ロジック回路５０ａ〜５０ｃが出力するゲート電圧を調整している。例えば、電流検出部にて検出される各相に流れる電流の電流量や向きに基づいて各上下アーム３０ａ〜３０ｆに備えられたＩＧＢＴ３１ａ〜３１ｆのシーケンス制御や動作監視を行う。また、過電流検出時や過熱検出温時には各ＩＧＢＴ３１ａ〜３１ｆをオフすることで三相モータＭの駆動を停止するなどの処理を行う。これにより、インバータ回路１および三相モータＭを誤動作から保護できるようになっている。
【００４８】
以上のような構成により、インバータ回路１が構成されている。なお、図２中において一点鎖線で囲んだ部分が従来別々に分割されていたチップに備えられた回路部を示しており、領域ＡがＤＣ−ＤＣコンバータＩＣとされていた部分、領域ＢがインバータＩＣとされていた部分である。本実施形態では、これらの各領域に含まれる素子を基本的には１チップにて構成している。なお、インバータ回路１を構成する各素子の一部を外付け部品とすることもできるが、その場合でも、基本的には１チップ化しているため、上述したような熱設計の問題は発生し得る。
【００４９】
続いて、上記のように構成されるインバータ回路１に備えられたＩＰＤ２０の詳細構造について説明する。図５は、ＩＰＤ２０の詳細構成を示した回路ブロック図である。この図を参照して、ＩＰＤ２０の詳細構成について説明する。
【００５０】
ＩＰＤ２０は、起動回路２１０、半導体パワー素子としてのパワーＭＯＳＦＥＴ２２０およびＰＷＭチョッパ制御回路２３０を有した構成とされている。
【００５１】
起動回路２１０は、起動時にＤ端子に印加される高圧電源７の高電圧に基づいて、所定電圧を生成し、ＩＰＤ２０を起動させるものである。具体的には、起動用定電流源２１０ａが生成する定電流にてＩＰＤ２０のＣ端子とＳ端子の間に配置された基準電圧生成回路２１のコンデンサ２１ａ、２１ｂをチャージすることで基準電圧が形成され、この基準電圧が所望の電圧値に達すると、Ｃ端子に所望の電圧値の電圧が印加された状態となる。そして、Ｃ端子に所望の電圧値の電圧が印加されると、起動回路２１０は、Ｄ端子からの電圧印加に基づく起動用定電流源２１０ａを通じての電流供給を解除するように切替ＳＷ２１０ｂを駆動し、Ｃ端子の電位を内部電源へ供給するようになっている。
【００５２】
図６は、起動回路２１０の具体的な回路構成を示した図である。この図に示されるように、高圧電源７がＤ端子に接続されると、抵抗２１０ｃ、ｎｐｎトランジスタ２１０ｄおよびｎｐｎトランジスタ２１０ｅを直列接続した経路（１）に電流が流れる。そして、ｎｐｎトランジスタ２１０ｄの順方向電圧Ｖｆが上昇してくると、高耐圧ＭＯＳＦＥＴ２１０ｆがオンし、高耐圧ＭＯＳＦＥＴ２１０ｆを通じる経路（２）に電流が流れてＣ端子に接続されたコンデンサＣｅｓがチャージされる。ここでいうコンデンサＣｅｓは、図２に示した基準電圧生成回路２１のコンデンサ２１ａ、２１ｂと等価なものを意味している。
【００５３】
そして、コンデンサＣｅｓ（コンデンサ２１ａ、２１ｂ）がチャージされてＣ端子の電圧が上昇していくと、Ｃ端子の電圧を電源とするバンドギャップ（ＢＧ）回路２１０ｇおよびコンパレータ２１０ｈが動作すると共に、分圧抵抗２１０ｉ、２１０ｊの中間電圧が上昇していく。この分圧抵抗２１０ｉ、２１０ｊの中間電圧がバンドギャップ回路２１０ｇで形成される参照電圧Ｖｒｅｆを超えると、コンパレータ２１０ｈの出力がローレベルからハイレベルに切り替わる。このため、インバータ２１０ｋの出力がハイレベルとなり、ＭＯＳＦＥＴ２１０ｍがオンする。
【００５４】
これにより、高耐圧ＭＯＳＦＥＴ２１０ｆがオフされ、抵抗２１０ｃおよびＭＯＳＦＥＴ２１０ｍを通る経路（３）に電流が流れることで、Ｃ端子の電圧が安定した基準電圧となる。この後は、この基準電圧がＩＰＤ２０の電源電圧として用いられると共に内部電源へ供給される。
【００５５】
パワーＭＯＳＦＥＴ２２０は、ＰＷＭチョッパ制御回路２３０によって制御される。このパワーＭＯＳＦＥＴ２２０のゲート電圧がＰＷＭチョッパ制御回路２３０によって制御されることで、パワーＭＯＳＦＥＴ２２０の出力電流、つまりＳ端子を通じて流れる電流を変化させる。これにより、出力電圧Ｖｃｃが所定電圧となるように制御される。
【００５６】
ＰＷＭチョッパ制御回路２３０は、パワーＭＯＳＦＥＴ２２０をＰＷＭ制御（もしくはデューティ制御）するときのパルス幅（もしくはデューティ比）を調整してＰＷＭ制御することによりＳ端子を通じた電源供給ライン８の出力電圧Ｖｃｃを定電圧にする。具体的には、ＰＷＭチョッパ制御回路２３０のＣ端子に入力されるモニタ電圧が所定の電圧（例えば６．２Ｖ）となるようにパワーＭＯＳＦＥＴ２２０のパルス幅（もしくはデューティ比）を調整する。例えば、インダクタ２２ａに流れる電流が直線的に上昇していくが、そのピークの電流を検知してパルス幅（もしくはデューティ比）を決定するという、公知の電流変換モードのフィードバックによって決めることができる。
【００５７】
具体的には、ＰＷＭチョッパ制御回路２３０には、発振器２３１と、過電流保護部２３２、軽負荷間欠駆動部２３３、過熱保護部２３４およびタイマ間欠動作部２３５が備えられている。
【００５８】
発振器２３１は、所望の周期のパルス信号を出力する。本実施形態では、発振器２３１は、ＰＷＭ制御のパルス幅の上限値（もしくはデューティ制御のデューティ比の上限値）を決める第１パルス信号と、それよりも周期が長い第２パルス信号の２種類を発生している。第２パルス信号は、軽負荷が接続されているような場合に、パワーＭＯＳＦＥＴ２２０の駆動を間欠動作に切替えるために、第１パルス信号よりも長い周期（第１パルス信号の数倍の周期）に設定されている。
【００５９】
通常のＰＷＭ制御時には、発振器２３１が出力する第１パルス信号に基づいてパワーＭＯＳＦＥＴ２２０が駆動される。すなわち、このときには後述するタイマ間欠動作回路２３５ｂや第１ＳＲラッチ２３６ａおよび第２ＳＲラッチ２３６ｂの出力がハイレベルになっているため、第２パルス信号にて決まるＡＮＤ回路２３６ｆの出力および第１パルス信号に基づいてＮＡＮＤ回路２３６ｃの出力が変化することになり、第１パルス信号およびＡＮＤ回路２３６ｆが共にハイレベルのときにＮＡＮＤ回路２３６ｃの出力がローレベルになる。そして、軽負荷検出がなされていないときにはＡＮＤ回路２３６ｆの出力するパルスの幅が第１パルス信号のパルス幅よりも小さくなる。このため、ＮＯＴ回路２３６ｄの出力は、基本的にはＡＮＤ回路２３６ｆの出力、つまり第２パルス信号にて決まることになり、第２パルス信号に基づいてパワーＭＯＳＦＥＴ２２０がオンオフ制御されることになる。
【００６０】
過電流保護部２３２は、パワーＭＯＳＦＥＴ２２０の出力電流が過電流になったことが検出された場合に、パワーＭＯＳＦＥＴ２２０をオフする役割を果たす。本実施形態では、過電流保護部２３２は、Ｃ端子に入力される基準電圧に基づいて過電流と想定される電位を設定し、パワーＭＯＳＦＥＴ２２０に流れる電流に対応する電位と比較して、過電流になったことを検出する。具体的には、過電流保護部２３２は以下のように動作する。
【００６１】
Ｃ端子に入力される電圧が分圧抵抗２３７ａ、２３７ｂによって分圧されたのち、それがエラーアンプ２３７ｃによってＶ−Ｉ変換されることで、過電流保護部２３２の一方のｐｎｐトランジスタ２３２ａに流される。つまり、ｐｎｐトランジスタ２３２ａに対してＣ端子に入力される電圧に応じた電流が流れることになり、ｐｎｐトランジスタ２３２ａのハイサイド側の電位がＣ端子に入力される電圧に応じた電位となる。この電位がＣ端子に入力される基準電圧に基づいて設定される過電流と想定される電位となる（以下、この電位をエラーアンプ側電位という）。
【００６２】
一方、過電流保護部の他方のｐｎｐトランジスタ２３２ｂのベースにはパワーＭＯＳＦＥＴ２２０に流れる電流に応じた電位が印加されることになるため、パワーＭＯＳＦＥＴ２２０に流れる電流を電圧に変換（Ｉ−Ｖ変換）したことになり、ｐｎｐトランジスタ２３２ｂのハイサイド側の電位がパワーＭＯＳＦＥＴ２２０に流れる電流に応じた電位となる（以下、この電位をパワーＭＯＳＦＥＴ側電位という）。
【００６３】
そして、コンパレータ２３２ｃにてエラーアンプ側電位とパワーＭＯＳＦＥＴ側電位が大小比較され、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位に到達すると、コンパレータ２３２ｃの出力がハイレベルとなることで過電流になったことを検出する。
【００６４】
ただし、パワーＭＯＳＦＥＴ２２０を駆動し始めた初期時にはスパイク電流が発生するため、それを過電流と判定しないようにする必要がある。このため、過電流保護部２３２にはオン時ブランキングパルス発生回路２３２ｄを備えてあり、パワーＭＯＳＦＥＴ２２０をオフからオンに切替えてから所定期間中はローレベルが出力され、その後にハイレベルに切り替わるようにしている。そして、コンパレータ２３２ｃの出力とオン時ブランキングパルス発生回路２３２ｄの出力がＡＮＤ回路２３６ｅに入力されるようにしており、パワーＭＯＳＦＥＴ２２０がオフからオンに切替えられてから所定期間経過後に過電流が検出された場合に、ＡＮＤ回路２３２ｅからハイレベルが出力されるようになっている。
【００６５】
このＡＮＤ回路２３２ｅの出力が第２ＳＲラッチ２３６ｂのリセット信号として入力され、リセット信号としてＡＮＤ回路２３２ｅからハイレベルが入力されると第２ＳＲラッチ２３６ｂのＱ出力がローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなる。これがＮＯＴ回路２３６ｄにて反転されてローレベルとなり、パワーＭＯＳＦＥＴ２２０がオフさせられる。このようにして、過電流が検出された場合にパワーＭＯＳＦＥＴ２２０をオフしている。
【００６６】
軽負荷間欠駆動部２３３は、ＩＰＤ２０に対して軽負荷しか接続されておらず、パワーＭＯＳＦＥＴ２２０の出力電流、つまりＳ端子を通じて流れる電流があまり多くない状態を検出し、パワーＭＯＳＦＥＴ２２０の駆動を間欠駆動に切替えるものである。すなわち、パワーＭＯＳＦＥＴ２２０の出力電流を小さくしても良いため、通常のＰＷＭ制御ほどパワーＭＯＳＦＥＴ２２０を常にオンさせる必要は無いが、駆動自体は継続しなければならないため、パワーＭＯＳＦＥＴ２２０の駆動を間欠駆動に切替えている。これにより、エネルギー損失を軽減し、エネルギー効率を高めるようにしている。
【００６７】
具体的には、軽負荷間欠駆動部２３３は、エラーアンプ側電位と参照電位とに基づいて軽負荷を検出するコンパレータ２３３ａにて構成されている。軽負荷時には、エラーアンプ側電位が低下するため、エラーアンプ側電位が参照電位未満になったときに軽負荷であることを検出し、参照電位と大小が逆転してコンパレータ２３３ａの出力がローレベルになるようにしている。そして、コンパレータ２３３ａの出力がハイレベルになると、ＡＮＤ回路２３６ｆの出力が発振器２３１が出力している第２パルス信号に関わらずローレベルとなる。このため、ＡＮＤ回路２３６ｆの出力がセット信号として入力される第２ＳＲラッチ２３６ｂの出力信号Ｑもローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなり、パワーＭＯＳＦＥＴ２２０をオフさせられる。このようにして、軽負荷時にはパワーＭＯＳＦＥＴ２２０が間欠駆動となるようにしている。
【００６８】
過熱保護部２３４は、過熱状態であることを検出したときにパワーＭＯＳＦＥＴ２２０をオフすると共に、過熱状態が解除されたときに再びパワーＭＯＳＦＥＴ２２０を通常のＰＷＭ制御にて制御できるようにするものである。過熱保護部２３４には、過熱保護回路２３４ａおよび再起動トリガ回路２３４ｂが備えられている。
【００６９】
過熱保護回路２３４ａは、過熱状態であることを検出すると、ハイレベルのパルス信号を出力する。再起動トリガ回路２３４ｂは、温度が下がって過熱状態が解除されたときに、どのタイミングでパワーＭＯＳＦＥＴ２２０を再起動、つまり通常のＰＷＭ制御に戻すかを決定し、再起動のタイミングでハイレベルのパルス信号を出力する。過熱保護回路２３４ａや再起動トリガ回路２３４ｂは、例えばダイオードの温度特性などに基づいてＩＰＤ２０の温度を検出しており、過熱保護回路２３４ａでは検出した温度が過熱状態と想定される第１所定温度を超えるとハイレベルのパルス信号を出力し、再起動トリガ回路２３４ｂでは検出した温度が第１所定温度よりも低い第２所定温度を下回るとハイレベルのパルス信号を出力する。
【００７０】
そして、過熱保護回路２３４ａの出力が第１ＳＲラッチ２３６ａのセット信号として入力され、再起動トリガ回路２３４ｂの出力が第１ＳＲラッチ２３６ａのリセット信号として入力されるため、第１ＳＲラッチ２３６ａの−Ｑ（Ｑバー）出力は過熱状態が検出されるとローレベルとなり、過熱状態が解除されるとハイレベルになる。
【００７１】
したがって、過熱状態が検出されているときにはＮＡＮＤ回路２３６ｃの出力がハイレベルとなり、これがＮＯＴ回路２３６ｄにて反転されてローレベルとなるため、パワーＭＯＳＦＥＴ２２０がオフさせられる。逆に、過熱状態が解除されているときにはＮＡＮＤ回路２３６ｃの出力がローレベルとなり、これがＮＯＴ回路２３６ｄにて反転されてハイレベルとなるため、パワーＭＯＳＦＥＴ２２０は通常のＰＷＭ制御によって制御される。
【００７２】
タイマ間欠動作部２３５は、ＩＰＤ２０に対して過負荷が接続されていることを検出し、パワーＭＯＳＦＥＴ２２０をオフさせるものである。タイマ間欠動作部２３５は、ヒステリシス付きコンパレータ２３５ａとタイマ間欠動作回路２３５ｂとを有して構成されている。ＩＰＤ２０のＣ端子の電位がＩＰＤ２０に対して接続されている負荷に応じて変化することから、この電位をコンパレータ２３５ａで参照電圧と比較することで過負荷を検出している。そして、過負荷検出時にコンパレータ２３５ａからハイレベルが出力されると、タイマ間欠動作回路２３５ｂの出力が所定期間ローレベルとなる。これにより、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなる。これがＮＯＴ回路２３６ｄにて反転されてローレベルとなり、パワーＭＯＳＦＥＴ２２０がオフさせられる。このようにして、過負荷が検出された場合にもパワーＭＯＳＦＥＴ２２０をオフしている。
【００７３】
このような構造が基本的なＩＰＤ２０の構成とされている。このような構成において、ＩＰＤ２０の動作時に、パワーＭＯＳＦＥＴ２２０に大きな電流が流れると、パワーＭＯＳＦＥＴ２２０での発熱が大きくなって、ＩＰＤ２０が高温化してしまう。このため、本実施形態のように、集積回路として１チップ化されることで熱的に分離されていない構造とされたインバータ回路１内の素子で、定格温度を超えてしまうものが発生する可能性がある。このような場合、上述したように、誤動作が生じるなど信頼性の低下に繋がることになり、好ましくない。
【００７４】
そこで、パワーＭＯＳＦＥＴ２２０によってオンオフ制御される電源供給ライン８中、具体的にはＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のハイサイド側（Ｄ端子とパワーＭＯＳＦＥＴ２２０との間）に例えば数Ω〜数１０Ω程度の電流制限抵抗２４０を備えている。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。つまり、電流制限抵抗２４０を備えている分、パワーＭＯＳＦＥＴ２２０での電圧降下量（ソース−ドレイン間電圧）が低下し、パワーＭＯＳＦＥＴ２２０でのエネルギー消費が軽減される。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００７５】
図７は、ＩＰＤ２０の各部の信号波形を示したタイミングチャートである。この図を参照して、ＩＰＤ２０の動作とパワーＭＯＳＦＥＴ２２０に流れる電流に関して説明する。この図では、起動時、軽負荷検出時、過負荷検出時および過熱検出またはタイマ間欠動作検出時を順に示してある。
【００７６】
まず、起動時には、軽負荷検出がなされていなければコンパレータ２３３ｃの出力がハイレベルとなっているし、エラーアンプ側電位よりもパワーＭＯＳＦＥＴ側電位が低いためＡＮＤ回路２３６ｅの出力もローレベルになっている。このため、過負荷検出や過熱検出もしくはタイマ間欠動作検出等が何も検出されていなければ、発振器２３１の出力以外にＮＡＮＤ回路２３６ｃに入力される出力がハイレベルとなり、発振器２３１が出力する第２パルス信号に基づいて第２ラッチ２３６ｂの出力Ｑが決まり、この出力Ｑに基づいてＮＡＮＤ回路２３６ｃの出力が決まる。
【００７７】
したがって、時点Ｔ１に示すように、第２パルス信号がハイレベルになると、ＡＮＤ回路２３６ｆの出力がハイレベルとなり、第２ラッチ２３６ｂの出力Ｑもハイレベルとなる。そして、ＮＡＮＤ回路２３６ｃの出力がローレベルとなって、ＮＯＴ回路２３６ｄが出力するパワーＭＯＳＦＥＴ２２０のゲート電圧がハイレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０がオンされて出力電流が増加していく。
【００７８】
そして、時点Ｔ２において、パワーＭＯＳＦＥＴ２２０の出力電流の増加によって、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位を超えると、過電流検出がなされてコンパレータ２３２ｃの出力がハイレベルになり、第２ラッチ２３６ｂにリセット信号としてハイレベルが入力されて、第２ラッチ２３６ｂの出力がローレベルになる。そして、ＮＡＮＤ回路２３６ｃの出力がハイレベルとなって、ＮＯＴ回路２３６ｄが出力するパワーＭＯＳＦＥＴ２２０のゲート電圧がローレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０がオフされる。
【００７９】
このような動作が発振器２３１の第２パルス信号のパルス周期毎に繰り返される。これにより、基準電圧生成回路２１に備えられた両コンデンサ２１ａ、２１ｂがチャージされて基準電圧が生成され、ＩＰＤ２０のＣ端子に入力されるモニタ電圧の基準電圧が安定化する。これがＩＰＤ２０の電源電圧となる。また、平滑回路２２のコンデンサ２２ｂに電荷がチャージされることで出力電圧Ｖｃｃが生成される。
【００８０】
次に、時点Ｔ３に示すように軽負荷時には、エラーアンプ側電位が低下してくるため、エラーアンプ側電位が参照電位よりも低下し、コンパレータ２３３ａの出力がローレベルになる。これにより、発振器２３１が出力する第２パルス信号に関わらずＡＮＤ回路２３６ｆの出力がローレベルとなる。これにより、第２ラッチ２３６ｂの出力Ｑもローレベルとなり、ＮＡＮＤ回路２３６ｃの出力がハイレベルになる。これにより、パワーＭＯＳＦＥＴ２２０はオフされることになる。
【００８１】
続いて、時点Ｔ４に示すように、過負荷時には、エラーアンプ側電位が上昇するため、パワーＭＯＳＦＥＴ側電位も高い値にならないとコンパレータ２３２ｃの出力がハイレベルにならない。このため、第２ラッチ２３６ｂの出力が比較的長い期間ハイレベルとなる。そして、ＮＡＮＤ回路２３６ｃの出力も長期間ローレベルになる。ただし、ＮＡＮＤ回路２３６ｃには発振器２３１からＰＷＭ制御のパルス幅の上限値（もしくはデューティ制御のデューティ比の上限値）を決める第１パルス信号が入力されているため、第２ラッチ２３６ｂの出力がローレベルになっている期間が第１パルス信号が示す上限値を超えていたとしても、ＮＡＮＤ回路２３６ｃの出力がローレベルになる期間がその上限値に制限される。このため、第１パルス信号が示す上限値に応じた期間中、ＮＡＮＤ回路２３６ｃの出力がローレベルとなり、パワーＭＯＳＦＥＴ２２０のオン時間が上限値に設定される。
【００８２】
さらに、時点Ｔ５に示すように過熱検出がなされた場合、もしくは、時点Ｔ６に示すように間欠動作検出がなされた場合、過熱保護回路２３４ａの出力やタイマ間欠動作回路２３５ｂの出力がローレベルになる。このため、ＮＡＮＤ回路２３６ｃの出力は、他の入力信号のレベルに関わらずハイレベルとなる。これにより、パワーＭＯＳＦＥＴ２２０はオフされることになる。
【００８３】
このような動作によりＩＰＤ２０によるパワーＭＯＳＦＥＴ２２０がオンオフ駆動させられる。そして、このような動作を行うに際し、上述したように電流制限抵抗２４０を備えているため、この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができる。このため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。つまり、電流制限抵抗２４０を備えている分、パワーＭＯＳＦＥＴ２２０での電圧降下量（ソース−ドレイン間電圧）が低下し、パワーＭＯＳＦＥＴ２２０でのエネルギー消費が軽減される。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８４】
以上説明したように、本実施形態では、ＩＰＤ２０におけるパワーＭＯＳＦＥＴ２２０のハイサイド側、つまりＤ端子とパワーＭＯＳＦＥＴ２２０との間に電流制限抵抗２４０を備えた構成としている。この電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８５】
また、電源起動時にＤＣ−ＤＣコンバータに流れる電流が電流制限抵抗２４０によって制限されるため、パワーＭＯＳＦＥＴ２２０として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００８６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して電流制限抵抗２４０の配置場所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８７】
図８は、本実施形態にかかるインバータ回路１に備えられるＩＰＤ２０の詳細構成を示した回路ブロック図である。この図に示されるように、本実施形態では、ＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のローサイド側（Ｓ端子とパワーＭＯＳＦＥＴ２２０との間）に電流制限抵抗２４０を備えている。
【００８８】
このように、電流制限抵抗２４０をパワーＭＯＳＦＥＴ２２０のローサイド側に配置しても、電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、第１実施形態と同様に、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。
【００８９】
また、パワーＭＯＳＦＥＴ２２０を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００９０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して電流制限抵抗２４０の配置場所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９１】
本実施形態では、ＩＰＤ２０内ではなく、ＩＰＤ２０外に電流制限抵抗２４０を配置するようにしている。図９は、本実施形態にかかるインバータ回路１の回路図である。この図に示されるように、本実施形態では、基準電圧生成回路２１と平滑回路２２との間に電流制限抵抗２４０を配置してある。より詳しくは、基準電圧生成回路２１におけるコンデンサ２１ｂと平滑回路２２におけるインダクタ２２ａとの間であって、電源供給ライン８のうち整流用のダイオード２５との接続点よりもインダクタ２２ａ側に電流制限抵抗２４０を配置している。
【００９２】
このように、電流制限抵抗２４０をＩＰＤ２０外に備えるようにしても、電流制限抵抗２４０によって電源供給ライン８に流れる電流の電流値を制限することができるため、パワーＭＯＳＦＥＴ２２０での発熱を抑制することが可能となる。したがって、第１実施形態と同様に、インバータ回路１内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路１の信頼性の向上を図ることが可能となる。また、パワーＭＯＳＦＥＴ２２０を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
【００９３】
（他の実施形態）
（１）上記第１実施形態では、パワーＭＯＳＦＥＴ２２０によってオンオフ制御される電源供給ライン８中、ＩＰＤ２０のパワーＭＯＳＦＥＴ２２０のハイサイド側（Ｄ端子とパワーＭＯＳＦＥＴ２２０との間）に電流制限抵抗２４０を備えている。また、第２実施形態では、パワーＭＯＳＦＥＴ２２０のローサイド側に電流制限抵抗２４０を配置し、第３実施形態ではＩＰＤ２０外に電流制限抵抗２４０を配置している。しかしながら、これらは電流制限抵抗２４０の配置場所の一例を示したに過ぎず、電源供給ライン８中であればどこに備えられていても良い。また、電源供給ライン８中の複数の箇所に抵抗を備えるようにしても構わない。
【００９４】
（２）上記実施形態では、基本的にインバータ回路１を構成する各素子を１チップ化すると説明したが、必ずしもすべての素子を１チップ化するという意味ではなく、その一部が外付け部品であっても良い。つまり、コンバータ電源回路部２をインバータ出力回路部３等と１チップ化するに当り、部分的に外付け部品を用いたとしても、熱設計の問題やチップサイズの問題が発生することから、そのような問題を解決する上で電流制限抵抗２４０を備えるようにすることが有効である。
【００９５】
例えば、上記実施形態では、コンバータ電源回路部２におけるＩＰＤ２０（起動回路２１０、パワーＭＯＳＦＥＴ２２０およびＰＷＭチョッパ制御回路２３０）、インバータ出力回路部３、ブートストラップ回路４のダイオード４０ａ〜４０ｃや抵抗４１ａ〜４１ｃ、インバータ制御回路部５を１チップ化し、ブートストラップ回路４のコンデンサ４２ａ〜４２ｃを外付け部品としている。これに対して、例えば、平滑回路２２のコンデンサ２２ｂ、基準電圧生成回路２１のコンデンサ、平滑回路のインダクタ２２ａ、バイパスコンデンサとして機能するコンデンサ２７等が外付け部品とされていても良い。
【００９６】
すなわち、少なくともコンバータ電源回路部２のうちの半導体パワー素子であるパワーＭＯＳＦＥＴ２２０およびこの半導体パワー素子を駆動するためのパワー素子制御回路であるＰＷＭチョッパ制御回路２３０に加えて、インバータ出力回路部３やインバータ制御回路部５が１チップ化されるような構成について、本発明を適用することができる。
【００９７】
また、上記実施形態では、半導体パワー素子としてパワーＭＯＳＦＥＴ２２０を例に挙げて説明したが、ＩＧＢＴなどであっても良い。同様に、インバータ出力回路部３に備えられる半導体スイッチング素子としてＩＧＢＴ３１ａ〜３１ｆを例に挙げて説明したが、パワーＭＯＳＦＥＴなどであっても良い。
【００９８】
さらに、上記実施形態では、制御マイコン６内に電源のシーケンス制御および動作監視回路を備えた構成としたが、制御マイコン６とは別構成として、電源のシーケンス制御および動作監視回路を備えるようにしても良い。
【符号の説明】
【００９９】
１ インバータ回路
２ コンバータ電源回路部
３ インバータ出力回路部
４ ブートストラップ回路
５ インバータ制御回路部
６ 制御マイコン
７ 主電源
８ 電源供給ライン
９ ＧＮＤライン
２０ ＩＰＤ
２１ 基準電圧生成回路
２２ 平滑回路
２２ａ インダクタ
２３ モニタ電圧生成回路
３０ａ〜３０ｆ 上下アーム
３１ａ〜３１ｆ ＩＧＢＴ
２１０ 起動回路
２２０ パワーＭＯＳＦＥＴ
２３０ ＰＷＭチョッパ制御回路
２４０ 電流制限抵抗
【特許請求の範囲】
【請求項１】
高圧電源（７）に接続される電源供給ライン（８）に備えられ、該電源供給ライン（８）のオンオフを制御する半導体パワー素子（２２０）と、前記半導体パワー素子（２２０）のオンオフを制御するパワー素子制御回路（２３０）と、前記半導体パワー素子（２２０）がオンされているときにチャージされることで基準電圧を生成する基準電圧生成回路（２１）と、前記電源供給ライン（８）の電圧を平滑化する平滑回路（２２）とを備え、前記基準電圧生成回路（２１）が生成する電圧が前記基準電圧となるように前記半導体パワー素子（２２０）を制御することにより、前記電源供給ライン（８）の電圧である出力電圧（Ｖｃｃ）を所定電圧にするコンバータ電源回路部（２）と、
上アーム（３０ａ、３０ｃ、３０ｅ）と該上アーム（３０ａ、３０ｃ、３０ｅ）に対して直列接続された下アーム（３０ｂ、３０ｄ、３０ｆ）とを有し、前記上アーム（３０ａ、３０ｃ、３０ｅ）および前記下アーム（３０ｂ、３０ｄ、３０ｆ）に備えられる半導体スイッチング素子（３１ａ〜３１ｆ）をオンオフすることで前記高圧電源（７）に基づいて交流電流を形成し、負荷（Ｍ）に対して該交流電流を供給するインバータ出力回路部（３）と、
前記半導体スイッチング素子（３１ａ〜３１ｆ）のオンオフを制御する出力を発生させるインバータ制御回路部（５）と、
前記インバータ制御回路部（５）による前記半導体スイッチング素子（３１ａ〜３１ｆ）への出力を指示する制御信号を発生させる制御マイコン（６）と、を有し、
少なくとも前記コンバータ電源回路部（２）における前記半導体パワー素子（２２０）と前記パワー素子制御回路（２３０）に加えて、前記インバータ出力回路部（３）と前記インバータ制御回路部（５）が１チップ化されており、
さらに、前記電源供給ライン（８）中に電流制限抵抗（２４０）が備えられていることを特徴とするインバータ回路。
【請求項２】
前記電流制限抵抗（２４０）は、前記電源供給ライン（８）中における前記半導体パワー素子（２２０）のハイサイド側に備えられていることを特徴とする請求項１に記載のインバータ回路。
【請求項３】
前記半導体パワー素子（２２０）および前記パワー素子制御回路（２３０）はインテリジェントパワーデバイス（２０）に備えられており、前記半導体パワー素子（２２０）のハイサイド側が前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されていると共に前記半導体パワー素子（２２０）のローサイド側が前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されており、
前記電流制限抵抗（２４０）は、前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）と前記パワーＭＯＳＦＥＴ（２２０）のハイサイド側との間に備えられていることを特徴とする請求項２に記載のインバータ回路。
【請求項４】
前記電流制限抵抗（２４０）は、前記電源供給ライン（８）中における前記半導体パワー素子（２２０）のローサイド側に備えられていることを特徴とする請求項１ないし３のいずれか１つに記載のインバータ回路。
【請求項５】
前記半導体パワー素子（２２０）および前記パワー素子制御回路（２３０）はインテリジェントパワーデバイス（２０）に備えられており、前記半導体パワー素子（２２０）のハイサイド側が前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されていると共に前記半導体パワー素子（２２０）のローサイド側が前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されており、
前記電流制限抵抗（２４０）は、前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）と前記パワーＭＯＳＦＥＴ（２２０）のローサイド側との間に備えられていることを特徴とする請求項４に記載のインバータ回路。
【請求項６】
前記平滑回路（２２）は、前記電源供給ライン（８）に対して備えられたインダクタ（２２ａ）を有し、
前記電流制限抵抗（２４０）は、前記平滑回路（２２）の前記インダクタ（２２ａ）と前記半導体パワー素子（２２０）との間に備えられていることを特徴とする請求項１ないし５のいずれか１つに記載のインバータ回路。
【請求項７】
電源のシーケンス制御および動作監視回路が備えられていることを特徴とする請求項１ないし６のいずれか１つに記載のインバータ回路。
【請求項１】
高圧電源（７）に接続される電源供給ライン（８）に備えられ、該電源供給ライン（８）のオンオフを制御する半導体パワー素子（２２０）と、前記半導体パワー素子（２２０）のオンオフを制御するパワー素子制御回路（２３０）と、前記半導体パワー素子（２２０）がオンされているときにチャージされることで基準電圧を生成する基準電圧生成回路（２１）と、前記電源供給ライン（８）の電圧を平滑化する平滑回路（２２）とを備え、前記基準電圧生成回路（２１）が生成する電圧が前記基準電圧となるように前記半導体パワー素子（２２０）を制御することにより、前記電源供給ライン（８）の電圧である出力電圧（Ｖｃｃ）を所定電圧にするコンバータ電源回路部（２）と、
上アーム（３０ａ、３０ｃ、３０ｅ）と該上アーム（３０ａ、３０ｃ、３０ｅ）に対して直列接続された下アーム（３０ｂ、３０ｄ、３０ｆ）とを有し、前記上アーム（３０ａ、３０ｃ、３０ｅ）および前記下アーム（３０ｂ、３０ｄ、３０ｆ）に備えられる半導体スイッチング素子（３１ａ〜３１ｆ）をオンオフすることで前記高圧電源（７）に基づいて交流電流を形成し、負荷（Ｍ）に対して該交流電流を供給するインバータ出力回路部（３）と、
前記半導体スイッチング素子（３１ａ〜３１ｆ）のオンオフを制御する出力を発生させるインバータ制御回路部（５）と、
前記インバータ制御回路部（５）による前記半導体スイッチング素子（３１ａ〜３１ｆ）への出力を指示する制御信号を発生させる制御マイコン（６）と、を有し、
少なくとも前記コンバータ電源回路部（２）における前記半導体パワー素子（２２０）と前記パワー素子制御回路（２３０）に加えて、前記インバータ出力回路部（３）と前記インバータ制御回路部（５）が１チップ化されており、
さらに、前記電源供給ライン（８）中に電流制限抵抗（２４０）が備えられていることを特徴とするインバータ回路。
【請求項２】
前記電流制限抵抗（２４０）は、前記電源供給ライン（８）中における前記半導体パワー素子（２２０）のハイサイド側に備えられていることを特徴とする請求項１に記載のインバータ回路。
【請求項３】
前記半導体パワー素子（２２０）および前記パワー素子制御回路（２３０）はインテリジェントパワーデバイス（２０）に備えられており、前記半導体パワー素子（２２０）のハイサイド側が前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されていると共に前記半導体パワー素子（２２０）のローサイド側が前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されており、
前記電流制限抵抗（２４０）は、前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）と前記パワーＭＯＳＦＥＴ（２２０）のハイサイド側との間に備えられていることを特徴とする請求項２に記載のインバータ回路。
【請求項４】
前記電流制限抵抗（２４０）は、前記電源供給ライン（８）中における前記半導体パワー素子（２２０）のローサイド側に備えられていることを特徴とする請求項１ないし３のいずれか１つに記載のインバータ回路。
【請求項５】
前記半導体パワー素子（２２０）および前記パワー素子制御回路（２３０）はインテリジェントパワーデバイス（２０）に備えられており、前記半導体パワー素子（２２０）のハイサイド側が前記インテリジェントパワーデバイス（２０）の電源端子（Ｄ）に接続されていると共に前記半導体パワー素子（２２０）のローサイド側が前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）に接続されており、
前記電流制限抵抗（２４０）は、前記インテリジェントパワーデバイス（２０）の出力端子（Ｓ）と前記パワーＭＯＳＦＥＴ（２２０）のローサイド側との間に備えられていることを特徴とする請求項４に記載のインバータ回路。
【請求項６】
前記平滑回路（２２）は、前記電源供給ライン（８）に対して備えられたインダクタ（２２ａ）を有し、
前記電流制限抵抗（２４０）は、前記平滑回路（２２）の前記インダクタ（２２ａ）と前記半導体パワー素子（２２０）との間に備えられていることを特徴とする請求項１ないし５のいずれか１つに記載のインバータ回路。
【請求項７】
電源のシーケンス制御および動作監視回路が備えられていることを特徴とする請求項１ないし６のいずれか１つに記載のインバータ回路。
【図１】
【図２】
【図３】
【図４−ａ】
【図４−ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４−ａ】
【図４−ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２５９５３１（Ｐ２０１１−２５９５３１Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１２９４２４（Ｐ２０１０−１２９４２４）
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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