半導体装置
【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなるように構成されている。
【解決手段】ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなるように構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、例えば、無線通信機器に搭載されるアンテナスイッチを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−１１３２０号公報（特許文献１）には、直列に接続された複数段の電界効果トランジスタのうち、一部の電界効果トランジスタのゲート幅を他の電界効果トランジスタのゲート幅よりも狭く設定するとともに、狭く設定した電界効果トランジスタのゲート−ドレイン間、および、ゲート−ソース間に固定容量のコンデンサを接続する構成が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯（ＧＳＭ（Global System for Mobile communications）帯、ＰＣＳ（Personal Communication Services）帯など）や変調方式（ＧＳＭ、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）など）が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応する必要がある。このことから、携帯電話機では、これらの送受信信号の送信と受信とを１つのアンテナで共用し、アンテナスイッチによってアンテナとの接続を切り替えることが行なわれている。
【０００５】
例えば、携帯電話機においては、送信信号の電力が１Ｗを超えるなど大電力になることが普通であり、アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【０００６】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。
【０００７】
本発明の目的は、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備える。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する。このとき、複数の前記第３電界効果トランジスタにおいて、少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっているものである。
【００１１】
また、代表的な実施の形態による半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備える。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する。さらに、複数の前記第３電界効果トランジスタのうち、少なくとも一部の前記第３電界効果トランジスタのソース領域とドレイン領域の間に容量素子が接続されている。このとき、複数の前記第３電界効果トランジスタにおいて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間には容量素子が接続されているものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
アンテナスイッチで発生する高調波歪みをできるだけ低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における携帯電話機の構成を示すブロック図である。
【図２】デュアルバンド構造の携帯電話機の構成を示すブロック図である。
【図３】比較例におけるアンテナスイッチの回路構成を示す図である。
【図４】ＴＸシャントトランジスタとＲＸシリーズトランジスタに同等の電圧振幅が印加されることを説明する図である。
【図５】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに電圧振幅が均等に分配される理想状態を示す図である。
【図６】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅が不均一になる状態を示す図である。
【図７】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じるメカニズムを説明する図である。
【図８】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じる結果、高次高調波が発生することを説明する図である。
【図９】ソース−ゲート間容量やドレイン−ゲート間容量に電圧依存性が存在することを示す図である。
【図１０】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じる結果、高次高調波が発生することを説明する図である。
【図１１】実施の形態１におけるアンテナスイッチの回路構成を示す図である。
【図１２】本実施の形態１によれば、ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が抑制されるメカニズムを説明する図である。
【図１３】送信端子とＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴのゲート幅との関係を示すグラフである。
【図１４】送信端子とＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴに印加される電圧振幅との関係を示すグラフである。
【図１５】実施の形態１におけるＲＦモジュールの実装構成を示す斜視図である。
【図１６】実施の形態１におけるアンテナスイッチを形成した半導体チップを示す平面図である。
【図１７】比較例におけるアンテナスイッチを形成した半導体チップを示す平面図である。
【図１８】実施の形態１におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図１９】変形例１におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２０】本変形例２におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２１】本変形例３におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２２】実施の形態１におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。
【図２３】実施の形態１におけるＭＩＳＦＥＴの断面を示す断面図である。
【図２４】実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの２次高調波歪の入力電力に対する依存性を示すグラフである。
【図２５】実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの３次高調波歪の入力電力に対する依存性を示すグラフである。
【図２６】実施の形態２におけるアンテナスイッチの回路構成を示す図である。
【図２７】実施の形態３におけるアンテナスイッチの回路構成を示す図である。
【図２８】実施の形態３におけるＴＸシャントトランジスタと容量素子のレイアウト構成を示す平面図である。
【図２９】変形例４におけるアンテナスイッチの回路構成を示す図である。
【図３０】変形例５におけるアンテナスイッチの回路構成を示す図である。
【図３１】実施の形態４におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。
【図３２】実施の形態４におけるＭＩＳＦＥＴの断面を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、制御部ＣＵ、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣ、電力増幅器ＨＰＡ、低雑音増幅器ＬＮＡ、アンテナスイッチＡＳＷおよびアンテナＡＮＴを有している。
【００２１】
インターフェース部ＩＦＵは、ユーザ（通話者）からの音声信号を処理する機能を有している。すなわち、インターフェース部ＩＦＵは、ユーザと携帯電話機とのインターフェースをとる機能を有している。そして、ベースバンド部ＢＢＵは、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。さらに、制御部ＣＵは、ベースバンド部ＢＢＵと接続されており、ベースバンド部ＢＢＵにおけるベースバンド信号の信号処理を制御する機能を有している。
【００２２】
ＲＦ集積回路部ＲＦＩＣは、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。このとき、制御部ＣＵは、ＲＦ集積回路部ＲＦＩＣとも接続されており、ＲＦ集積回路部ＲＦＩＣにおける送信信号の変調や受信信号の復調を制御する機能も有している。
【００２３】
電力増幅器ＨＰＡは、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。一方、低雑音増幅器ＬＮＡは、受信信号に含まれるノイズを増幅することなく、受信信号を増幅するように構成されている。
【００２４】
アンテナスイッチＡＳＷは、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナＡＮＴは、電波を送受信するためのものである。アンテナスイッチＡＳＷは、例えば、送信端子ＴＸと受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）を有している。この送信端子ＴＸは電力増幅器ＨＰＡと接続されており、受信端子ＲＸは低雑音増幅器ＬＮＡと接続されている。さらに、アンテナ端子ＡＮＴ（ＯＵＴ）はアンテナＡＮＴと電気的に接続されている。アンテナスイッチＡＳＷは制御部ＣＵと接続されており、アンテナスイッチＡＳＷにおけるスイッチの切り替え動作は、制御部ＣＵによって制御されている。
【００２５】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。インターフェース部ＩＦＵを介して音声信号などの信号がベースバンド部ＢＢＵに入力されると、ベースバンド部ＢＢＵは、音声信号などのアナログ信号をデジタル処理する。これにより、生成されたベースバンド信号は、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦ集積回路部ＲＦＩＣから電力増幅器（ＲＦモジュール）ＨＰＡに出力される。電力増幅器ＨＰＡに入力した無線周波数の信号は、電力増幅器ＨＰＡで増幅された後、アンテナスイッチＡＳＷを介してアンテナＡＮＴより送信される。具体的に、アンテナスイッチＡＳＷでは、電力増幅器ＨＰＡと電気的に接続されている送信端子ＴＸをアンテナＡＮＴと電気的に接続するようにスイッチの切り替えが行なわれる。これにより、電力増幅器ＨＰＡで増幅された無線周波数の信号はアンテナスイッチＡＳＷを介してアンテナＡＮＴから送信される。
【００２６】
次に、信号を受信する場合について説明する。アンテナＡＮＴにより受信された無線周波数の信号（受信信号）は、アンテナスイッチＡＳＷを介して低雑音増幅器ＬＮＡに入力される。具体的に、アンテナスイッチＡＳＷでは、アンテナＡＮＴと受信端子ＲＸとを電気的に接続するようにスイッチの切り替えが行なわれる。これにより、アンテナＡＮＴで受信した受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸに伝達される。アンテナスイッチＡＳＷの受信端子ＲＸは、低雑音増幅器ＬＮＡと接続されているので、受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸから低雑音増幅器ＬＮＡに入力される。そして、受信信号は低雑音増幅器ＬＮＡで増幅された後、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦ集積回路部ＲＦＩＣからベースバンド部ＢＢＵに出力される。このベースバンド信号がベースバンド部ＢＢＵで処理され、インターフェース部ＩＦＵを介して携帯電話機１から音声信号が出力される。以上は、シングルバンドの信号を送受信する携帯電話機１の簡単な構成およびその動作である。
【００２７】
近年、携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯や変調方式が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応するものが存在する。
【００２８】
図２は、例えば、デュアルバンドの信号を送受信する携帯電話機１の構成を示すブロック図である。図２に示す携帯電話機１の構成は、図１に示す携帯電話機１の基本構成とほぼ同様である。異なる点は、複数の異なる周波数帯の信号を送受信するために、それぞれの周波数帯の信号に対応し電力増幅器と低雑音増幅器が設けられている点である。例えば、複数の異なる周波数帯の信号として第１周波数帯の信号と第２周波数帯の信号がある。第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号である。一方、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。
【００２９】
図２に示す携帯電話機１において、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣおよび制御部ＣＵは、第１周波数帯の信号と第２周波数帯の信号とを信号処理できるように構成されている。そして、第１周波数帯の信号に対応して電力増幅器ＨＰＡ１と低雑音増幅器ＬＮＡ１が設けられており、第２周波数帯の信号に対応して電力増幅器ＨＰＡ２と低雑音増幅器ＬＮＡ２が設けられている。すなわち、図２に示すデュアルバンド方式の携帯電話機１では、異なる複数の周波数帯の信号に対応して２つの送信経路と２つの受信経路が存在する。
【００３０】
したがって、アンテナスイッチＡＳＷでは切り替え端子が４つ存在することになる。つまり、第１周波数帯の送信信号に対応して送信端子ＴＸ１が設けられており、第１周波数帯の受信信号に対応して受信端子ＲＸ１が設けられている。そして、第２周波数帯の送信信号に対応して送信端子ＴＸ２が設けられており、第２周波数帯の受信信号に対応して受信端子ＲＸ２が設けられている。このようにアンテナスイッチＡＳＷには４つの切り替え端子が存在するが、これらの端子の切り替えは制御部ＣＵによって制御される。以上は、デュアルバンドの信号を送受信する携帯電話機１の簡単な構成であり、その動作はシングルバンドの信号を送受信する携帯電話機１と同様である。
【００３１】
＜比較例におけるアンテナスイッチの回路構成＞
次に、アンテナスイッチの回路構成について説明する。本明細書では、図１に示すシングルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成について主に説明するが、図２に示すデュアルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成もほぼ同様である。
【００３２】
図３は、本発明者が検討した比較例におけるアンテナスイッチＡＳＷの回路構成を示す図である。図３に示すように、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【００３３】
送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＴＸシリーズトランジスタＳＥ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）ＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ側の領域をドレイン領域とし、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＴＸシリーズトランジスタＳＥ（ＴＸ）では、制御端子ＶＴＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＴＸシリーズトランジスタＳＥ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００３４】
ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ１）は同一であり、このゲート幅（Ｗｇ＝Ｗ１）は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを電気的に接続して送信信号を伝達する場合、送信経路のオン抵抗を低減して電力損失を低減させることができる。
【００３５】
続いて、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＲＸシリーズトランジスタＳＥ（ＲＸ）も、例えば、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をドレイン領域とし、受信端子ＲＸ側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＲＸシリーズトランジスタＳＥ（ＲＸ）では、制御端子ＶＲＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＲＸシリーズトランジスタＳＥ（ＲＸ）は、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００３６】
ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ２）も同一であり、このゲート幅（Ｗｇ＝Ｗ２）は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを電気的に接続して受信信号を伝達する場合、受信経路のオン抵抗を低減して電力損失を低減させることができる。
【００３７】
次に、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。この場合、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のソース領域とドレイン領域とは対称になっているが、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５においては、送信端子ＴＸ側の領域をドレイン領域とし、ＧＮＤ端子側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００３８】
ここで、上述したＴＸシリーズトランジスタＳＥ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間で、送信信号を伝達する送信経路の接続／非接続を切り替えるスイッチとして機能することからアンテナスイッチＡＳＷとして必要な構成要素である。これに対し、ＴＸシャントトランジスタＳＨ（ＴＸ）は送信端子ＴＸとＧＮＤ端子との間の接続／非接続を切り替えるものであり、送信端子ＴＸとＧＮＤ端子間の経路は直接送信信号が伝達されないことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を設ける必要があるのか疑問となる。しかし、ＴＸシャントトランジスタＳＨ（ＴＸ）は、アンテナで受信信号を受信する際に重要な機能を有しているのである。
【００３９】
以下では、ＴＸシャントトランジスタＳＨ（ＴＸ）の機能について説明する。アンテナから受信信号を受信する場合、アンテナスイッチＡＳＷでは、ＲＸシリーズトランジスタＳＥ（ＲＸ）をオンしてアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとを電気的に接続する。これにより、アンテナで受信された受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸを介して受信回路に伝達される。このとき、送信経路側には受信信号を伝達させない必要があるので、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの間に設けられているＴＸシリーズトランジスタＳＥ（ＴＸ）はオフされる。これにより、アンテナからアンテナ端子ＡＮＴ（ＯＵＴ）に入力された受信信号は、送信端子ＴＸ側には伝達されない。ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフすることにより、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの送信経路は電気的に遮断されるので、理想的には受信信号が送信経路に漏れこむことはないと考えられる。しかし、実際には、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフしているということは、電気的にＭＩＳＦＥＴＱＮのソース領域とドレイン領域の間にオフ容量が発生しているとみなすことができる。このため、高周波信号である受信信号は、このオフ容量を介して送信端子ＴＸ側に漏れるのである。受信信号の電力は小さいので、効率良くアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達させることが望ましい。すなわち、ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量を介した受信信号の送信端子ＴＸ側への漏れこみを抑制する必要がある。特に、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成する各ＭＩＳＦＥＴＱＮのゲート幅はオン抵抗を低減する観点から大きくなっている。このようにＭＩＳＦＥＴＱＮのゲート幅が大きくなっていることは、言い換えれば、オフ容量が大きくなるとも言える。いまの場合、ＴＸシリーズトランジスタＳＥ（ＴＸ）は５つのＭＩＳＦＥＴＱＮを直列に接続しているので、ＴＸシリーズトランジスタＳＥ（ＴＸ）の合成容量は、１つのＭＩＳＦＥＴＱＮのオフ容量よりも小さくなるものの、ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量は無視できないくらいに大きくなる。ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量が大きくなるということは、それだけ、高周波信号である受信信号が漏れこみやすくなることを意味している。したがって、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を設ける構成だけでは、受信信号の漏れこみを充分に抑制することができないのである。
【００４０】
そこで、送信端子ＴＸとＧＮＤ端子との間にＴＸシャントトランジスタＳＨ（ＴＸ）を設けているのである。つまり、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフしている状態でも受信信号が送信端子ＴＸ側に漏れこむが、送信端子ＴＸ側に漏れこんだ受信信号を送信端子ＴＸで充分に反射させることができれば、送信端子ＴＸ側に漏れこむ受信信号を抑制できるのである。すなわち、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸにおける受信信号の反射を充分に行なう目的で設けられているのである。
【００４１】
送信端子ＴＸにおいて高周波信号である受信信号を充分に反射させるには、送信端子ＴＸをＧＮＤに接地することで実現できる。言い換えれば、送信端子ＴＸとＧＮＤ端子との間をできるだけ低インピーダンス状態にすることができれば、送信端子ＴＸでの受信信号の反射を充分に行なうことができるのである。このため、受信時に送信端子ＴＸ側では、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフするとともに、ＴＸシャントトランジスタＳＨ（ＴＸ）をオンすることにより、送信端子ＴＸとＧＮＤ端子とを電気的に接続しているのである。これにより、送信端子ＴＸ側に受信信号が漏れこんできても送信端子ＴＸで充分に反射させることができるので、送信端子ＴＸ側に漏れこむ受信信号を抑制することできる。
【００４２】
ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。ここで、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を直列に接続しているのは、送信時に送信端子ＴＸに大電力の送信信号が流れる関係上、送信端子ＴＸとＧＮＤ端子との間には大きな電圧振幅が印加されるからである。すなわち、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を直列に接続することにより、送信端子ＴＸとＧＮＤ端子との間に大きな電圧振幅が印加される場合であっても、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅を耐圧以下にすることができるようにしたものである。さらに、ＴＸシャントトランジスタＳＨ（ＴＸ）においても、オン抵抗を低減することが望ましい。なぜなら、ＴＸシャントトランジスタＳＨ（ＴＸ）をオンした場合、送信端子ＴＸとＧＮＤ端子が電気的に接続されることになるが、この場合、ＴＸシャントトランジスタＳＨ（ＴＸ）のオン抵抗が大きいと、送信端子ＴＸとＧＮＤ端子との間のインピーダンスが大きくなってしまう結果、送信端子ＴＸ側に漏れてくる受信信号を送信端子ＴＸで充分に反射できなくなるからである。したがって、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅を、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることが考えられる。
【００４３】
ところが、実際には、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅は、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも１／１０程度に小さくなっている。これは、以下に示す理由による。すなわち、送信信号をアンテナから送信する場合、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオンすることにより、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）を電気的に接続する。このとき、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この場合、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成しているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅を大きくすると、オフ容量が大きくなる。ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量が大きくなるということは、送信端子ＴＸからＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量を介してＧＮＤ端子へ漏れ出る送信信号が増加することを意味する。つまり、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅は、送信端子ＴＸからＧＮＤ端子へ漏れ出る送信信号の増加を抑制する必要があることから、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることができないのである。以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅（Ｗｇ＝Ｗ３）は、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも小さくなっている。なお、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅（Ｗｇ＝Ｗ３）は同一となっている。
【００４４】
続いて、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。この場合、ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、受信端子ＲＸ側の領域をドレイン領域とし、ＧＮＤ端子側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００４５】
ここで、送信時においてＲＸシリーズトランジスタＳＥ（ＴＸ）をオフしている状態でも、ＲＸシリーズトランジスタＳＥ（ＲＸ）にはオフ容量があることから、送信信号が受信端子ＲＸ側に漏れこむが、受信端子ＲＸ側に漏れこんだ送信信号を受信端子ＲＸで充分に反射させることができれば、受信端子ＲＸ側に漏れこむ送信信号を抑制できるのである。すなわち、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）は、受信端子ＲＸにおける送信信号の反射を充分に行なう目的で設けられているのである。
【００４６】
受信端子ＲＸにおいて高周波信号である送信信号を充分に反射させるには、受信端子ＲＸをＧＮＤに接地することで実現できる。言い換えれば、受信端子ＲＸとＧＮＤ端子との間をできるだけ低インピーダンス状態にすることができれば、受信端子ＲＸでの送信信号の反射を充分に行なうことができるのである。このため、送信時に受信端子ＲＸ側では、ＲＸシリーズトランジスタＳＥ（ＲＸ）をオフするとともに、ＲＸシャントトランジスタＳＨ（ＲＸ）をオンすることにより、受信端子ＲＸとＧＮＤ端子とを電気的に接続しているのである。これにより、受信端子ＲＸ側に送信信号が漏れこんできても受信端子ＲＸで充分に反射させることができるので、受信端子ＲＸ側に漏れこむ送信信号を抑制することできる。
【００４７】
ＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。ここで、ＴＸシャントトランジスタＳＨ（ＴＸ）と異なり、複数のＭＩＳＦＥＴＱＮを直列に接続していないのは、受信時に受信端子ＲＸには微小電力の受信信号しか流れない関係上、１つのＭＩＳＦＥＴＱＮでも充分に耐圧を確保できるからである。さらに、ＲＸシャントトランジスタＳＨ（ＲＸ）でも、オン抵抗を低減することが望ましい。つまり、ＲＸシャントトランジスタＳＨ（ＲＸ）をオンした場合、受信端子ＲＸとＧＮＤ端子が電気的に接続されることになるが、この場合、ＲＸシャントトランジスタＳＨ（ＲＸ）のオン抵抗が大きいと、受信端子ＲＸとＧＮＤ端子との間のインピーダンスが大きくなってしまう結果、受信端子ＲＸ側に漏れてくる送信信号を受信端子ＲＸで充分に反射できなくなるからである。ただし、ＲＸシャントトランジスタＳＨ（ＲＸ）でも、オン抵抗を低減するためにゲート幅を大きくしすぎると、アンテナ端子ＡＮＴ（ＯＵＴ）からＲＸシャントトランジスタＳＨ（ＲＸ）のオフ容量を介してＧＮＤ端子へ漏れ出る受信信号が増加してしまう。このため、ＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮ１のゲート幅は、送信端子ＴＸからＧＮＤ端子へ漏れ出る送信信号の増加を抑制する必要があることから、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることができないのである。以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ４）は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも小さくなっている。
【００４８】
比較例におけるアンテナスイッチＡＳＷは上記のように構成されており、以下にその動作について説明する。まず、送信時の動作について説明する。図３において、送信時には、ＴＸシリーズトランジスタＳＥ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）とをオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）とをオフする。これにより、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、送信端子ＴＸからアンテナ端子ＡＮＴ（ＯＵＴ）に向って送信信号が出力される。このとき、ＲＸシリーズトランジスタＳＥ（ＲＸ）はオフしているが、オフ容量が存在するので、高周波信号である送信信号の一部はＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量を介して、受信端子ＲＸ側に漏れ出る。ところが、受信端子ＲＸとＧＮＤ端子とはＲＸシャントトランジスタＳＨ（ＲＸ）がオンしていることから、電気的に接続され、受信端子ＲＸとＧＮＤ端子との間のインピーダンスは低インピーダンス状態となる。このため、受信端子ＲＸ側に漏れ出た送信信号は受信端子ＲＸで充分に反射される。この結果、受信端子ＲＸに漏れ出る送信信号は抑制されるので、送信端子ＴＸから送信信号が効率良くアンテナ端子ＡＮＴ（ＯＵＴ）に伝達される。このようにして、送信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から出力される。
【００４９】
次に、受信時の動作について説明する。図３において、受信時には、ＲＸシリーズトランジスタＳＥ（ＲＸ）とＴＸシャントトランジスタＳＨ（ＴＸ）とをオンし、かつ、ＲＸシャントトランジスタＳＨ（ＲＸ）とＴＸシリーズトランジスタＳＥ（ＴＸ）とをオフする。これにより、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸに向って受信信号が伝達される。このとき、ＴＸシリーズトランジスタＳＥ（ＴＸ）はオフしているが、オフ容量が存在するので、高周波信号である受信信号の一部はＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量を介して、送信端子ＴＸ側に漏れ出る。ところが、送信端子ＴＸとＧＮＤ端子とはＴＸシャントトランジスタＳＨ（ＴＸ）がオンしていることから、電気的に接続され、送信端子ＴＸとＧＮＤ端子との間のインピーダンスは低インピーダンス状態となる。このため、送信端子ＴＸ側に漏れ出た受信信号は送信端子ＴＸで充分に反射される。この結果、送信端子ＴＸに漏れ出る受信信号は抑制されるので、アンテナ端子ＡＮＴ（ＯＵＴ）から効率良く受信端子ＲＸ側に伝達される。このようにして、受信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達される。
【００５０】
＜比較例におけるアンテナスイッチの問題点＞
比較例におけるアンテナスイッチＡＳＷは上記のように構成されているが、比較例におけるアンテナスイッチＡＳＷでは送信信号の非線形性（高調波歪み）が増大するという問題点が発生する。アンテナスイッチＡＳＷには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求されるが、比較例におけるアンテナスイッチＡＳＷでは、特に、高次高調波の発生が問題となる。以下に、この問題点が発生するメカニズムについて説明する。
【００５１】
図４は、比較例であるアンテナスイッチＡＳＷの送信時の状態を示す回路図である。図４において、アンテナスイッチＡＳＷのアンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間に接続されている負荷を負荷ＺＬとし、アンテナスイッチＡＳＷの受信端子ＲＸとＧＮＤ端子との間に接続されている負荷を負荷Ｚ０とする。この状態で、アンテナスイッチＡＳＷの送信端子ＴＸから電力Ｐｉｎの送信信号が入力される場合を考える。このとき、アンテナスイッチＡＳＷにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）はオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）はオフしている。したがって、送信端子ＴＸとＧＮＤ端子との間に接続されているＴＸシャントトランジスタＳＨ（ＴＸ）と、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に接続されているＲＸシリーズトランジスタＳＥ（ＲＸ）とには、負荷ＺＬに印加される電圧振幅とほぼ同じ電圧振幅が印加される。この電圧振幅の最大値を電圧振幅ＶＬ（ｐｅａｋ）とする。
【００５２】
ここで、ＴＸシャントトランジスタＳＨ（ＴＸ）に着目すると、ＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子との間に直列に接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されていることから、これらのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに電圧振幅ＶＬ（ｐｅａｋ）が等分に分配されると考えられる。つまり、図５に示すように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に、それぞれ、電圧振幅ＶＬ（ｐｅａｋ）／５が印加されることが理想である。しかし、実際には、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５には均等な電圧振幅ＶＬ（ｐｅａｋ）／５が印加されないのである。実際には、図６に示すように、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５には、それぞれ、電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）が印加される。すなわち、ＭＩＳＦＥＴＱＮ１には電圧振幅ＶＬ１（ｐｅａｋ）が印加され、ＭＩＳＦＥＴＱＮ２には電圧振幅ＶＬ２（ｐｅａｋ）が印加される。同様に、ＭＩＳＦＥＴＱＮ３には電圧振幅ＶＬ３（ｐｅａｋ）が印加され、ＭＩＳＦＥＴＱＮ４には電圧振幅ＶＬ４（ｐｅａｋ）が印加される。さらに、ＭＩＳＦＥＴＱＮ５には電圧振幅ＶＬ５（ｐｅａｋ）が印加される。このとき、電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）は、電圧振幅ＶＬ１（ｐｅａｋ）＞電圧振幅ＶＬ２（ｐｅａｋ）＞電圧振幅ＶＬ３（ｐｅａｋ）＞電圧振幅ＶＬ４（ｐｅａｋ）＞電圧振幅ＶＬ５（ｐｅａｋ）の関係が成立している。つまり、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち、ＧＮＤ端子により近い位置に配置されているトランジスタの方が印加される電圧振幅は小さくなるのである。言い換えれば、送信端子ＴＸにより近い位置に配置されているトランジスタにはより大きな電圧振幅が印加されることになる。具体的に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち、ＭＩＳＦＥＴＱＮ１に印加される電圧振幅ＶＬ１（ｐｅａｋ）が最も大きくなる。
【００５３】
このように同じ構造をしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５であっても、印加される電圧振幅が等分されずに不均一になる理由について説明する。ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅が不均一になる原因は、例えば、以下に示すようなものである。すなわち、それぞれのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の半導体基板（ＧＮＤ電位になっている）に対する寄生容量、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極に接続されているゲート抵抗ＧＲの半導体基板に対する寄生容量、および、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５と接続する配線の半導体基板に対する寄生容量が存在することが原因となっている。これらの寄生容量が存在すると、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅が不均一になるのである。
【００５４】
図７は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を等価回路で示した図である。つまり、送信端子ＴＸとＧＮＤ端子の間には、直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５からなるＴＸシャントトランジスタＳＨ（ＴＸ）が形成されているが、図７では、送信信号の送信時を示しており、ＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この状態では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５はすべてオフしている。したがって、オフしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表すことができる。したがって、図７では、直列接続されているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を、直列に接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表している。ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は同等の構成をしていることから、等価回路として示している５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５は同等の静電容量値を有している（Ｃｏｆｆ１＝Ｃｏｆｆ２＝Ｃｏｆｆ３＝Ｃｏｆｆ４＝Ｃｏｆｆ５＝Ｃｏｆｆ）。そして、図７では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれにおいて存在する寄生容量（ＧＮＤ電位に対する）を寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５で示している。この寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５は、それぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に対応して形成されている。
【００５５】
図７に示す等価回路図において、送信端子ＴＸに送信信号の電力が加わって、送信端子ＴＸ側に電荷量Ｑが発生した場合を考える。このとき、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在しないと仮定した場合には、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量はすべて同じ電荷量Ｑとなる。したがって、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在しない理想状態では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値が同じで、かつ、蓄積される電荷量が同じ電荷量Ｑであることから、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５のそれぞれに印加される電圧振幅は等しくなる。
【００５６】
しかし、実際には、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在する。このため、例えば、電荷量Ｑのうち寄生容量Ｃｐａｒａ１に電荷量Ｑａが蓄積されることになるので、オフ容量Ｃｏｆｆ１には電荷量Ｑ−Ｑａが蓄えられることになる。さらに、オフ容量Ｃｏｆｆ２には、寄生容量Ｃｐａｒａ２に電荷量Ｑａが蓄積されるので、電荷量Ｑ−２Ｑａが蓄積されることになる。同様にして、オフ容量Ｃｏｆｆ３には電荷量Ｑ−３Ｑａが蓄積され、オフ容量Ｃｏｆｆ４には電荷量Ｑ−４Ｑａが蓄積される。そして、オフ容量Ｃｏｆｆ５には電荷量Ｑ−５Ｑａが蓄積されることになる。このことから、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮すると、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量は相違することになる。具体的には、送信端子ＴＸに最も近いオフ容量Ｃｏｆｆ１に蓄積される電荷量が最も大きく（電荷量Ｑ−Ｑａ）、送信端子ＴＸから離れてＧＮＤ端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、ＧＮＤ端子と接続されているオフ容量Ｃｏｆｆ５に蓄積されている電荷量が最も小さくなる（電荷量Ｑ−５Ｑａ）。このとき、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値は同等であるので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５にそれぞれ印加される電圧振幅はオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量に比例する。いまの場合、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量が異なっているので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Ｃｏｆｆ１に印加される電圧振幅が最も大きくなり、オフ容量Ｃｏｆｆ２〜オフ容量Ｃｏｆｆ４になるにつれて印加される電圧振幅が小さくなる。そして、ＧＮＤ端子に接続されているオフ容量Ｃｏｆｆ５で最も印加される電圧振幅が小さくなる。したがって、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮しない場合には、送信端子ＴＸとＧＮＤ端子の間に印加される最大電圧振幅の１／５がそれぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される最大の電圧振幅となる。これに対し、実際には、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在するので、上述したようにオフ容量Ｃｏｆｆ１〜寄生容量Ｃｏｆｆ５に印加される電圧振幅は不均一となる。例えば、オフ容量Ｃｏｆｆ１は最も大きな電圧が印加されるので、送信端子ＴＸとＧＮＤ端子の間に印加される最大電圧振幅の１／５以上の大きな電圧振幅がオフ容量Ｃｏｆｆ１に印加される最大の電圧振幅となる。
【００５７】
以上のように、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮すると、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になることがわかる。
【００５８】
次に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になると、高次高調波の発生が増大することについて説明する。図８は、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合において、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の等価回路を説明する図である。図８に示すように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が、オフしている場合、ドレイン領域ＤＲとソース領域ＳＲの間に形成されているオフ容量Ｃｏｆｆは、ドレイン領域ＤＲに接続されている配線とソース領域ＳＲに接続されている配線の間に形成されている配線間容量Ｃｄｓと、ドレイン領域ＤＲとゲート電極ＧＥの間に形成されている容量Ｃｇｄと、ソース領域ＳＲとゲート電極ＧＥの間に形成されている容量Ｃｇｓより表すことができる。このとき、配線間容量Ｃｄｓは略一定であるが、ドレイン領域ＤＲとゲート電極ＧＥの間に形成されている容量Ｃｇｄと、ソース領域ＳＲとゲート電極ＧＥの間に形成されている容量Ｃｇｓは、可変容量となる。これは、ソース領域ＳＲとドレイン領域ＤＲを構成する拡散層（半導体領域）に形成される空乏層の幅が変化するためである。つまり、容量Ｃｇｄと容量Ｃｇｓは、印加される電圧値に対して静電容量値の依存性が存在する。
【００５９】
図９は、容量Ｃｇｄ（容量Ｃｇｓ）と、ゲート電極Ｇおよびドレイン領域ＤＲとの間に印加される電圧Ｖｇｄ（ゲート電極Ｇおよびソース領域ＳＲとの間に印加される電圧Ｖｇｓ）との関係を示すグラフである。図９に示すように、例えば、電圧Ｖｇｄ（電圧Ｖｇｓ）に対して、容量Ｃｇｄ（容量Ｃｇｓ）が大きく変化していることがわかる。そして、この容量Ｃｇｄ（容量Ｃｇｓ）に変化を示す曲線をみると非線形成分を多く含む曲線であることがわかる。したがって、電圧Ｖｇｄ（電圧Ｖｇｓ）に印加される電圧振幅が大きくなればなるほど、容量Ｃｇｄ（容量Ｃｇｓ）の静電容量値の変化も大きくなる。この容量Ｃｇｄ（容量Ｃｇｓ）の容量変化は、図９からもわかるように、非線形性であるので、この非線形性の容量Ｃｇｄ（容量Ｃｇｓ）の変化に応じて高次高調波が発生するのである。
【００６０】
ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になる結果、送信端子ＴＸの最も近くに接続されているＭＩＳＦＥＴＱＮ１に印加される電圧振幅が大きくなる。この電圧振幅はＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧振幅である。ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧振幅が大きくなるということは、同時に、ＭＩＳＦＥＴＱＮ１のソース領域とゲート電極との間に印加される電圧振幅やドレイン領域とゲート電極との間に印加される電圧振幅が大きくなることを意味している。したがって、ＭＩＳＦＥＴＱＮ１の電圧Ｖｇｄや電圧Ｖｇｓの変化が大きくなり、それに依存して容量Ｃｇｄ（容量Ｃｇｓ）の容量変化は大きくなる。この結果、容量変化の非線形性を反映して高次高調波が増大するのである。つまり、比較例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になることから、送信端子ＴＸの最も近くに接続されているＭＩＳＦＥＴＱＮ１に印加される電圧振幅が必要以上に大きくなり、高次高調波の発生が増大するのである。
【００６１】
さらに、比較例では、高次高調波の発生が増大することについて説明する。例えば、寄生容量が大きい場合などによって、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性は増大する。この場合、例えば、ＭＩＳＦＥＴＱＮ１に印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも非常に大きくなる。このため、ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧が、ＭＩＳＦＥＴＱＮ１の耐圧（ソース領域とドレイン領域との間の耐圧ＢＶｄｓ）を超えることが生じる。一方、例えば、ＧＮＤ端子に接続されているＭＩＳＦＥＴＱＮ５では、印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも小さくなる。このように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が増大すると、特に、大きな電圧振幅が印加されるＭＩＳＦＥＴＱＮ１だけがブレークダウンすることが生じる。すると、ブレークダウンしたＭＩＳＦＥＴＱＮ１からの高次高調波の発生が増大するのである。
【００６２】
図１０は、ブレークダウンしたＭＩＳＦＥＴＱＮ１と、このＭＩＳＦＥＴＱＮ１の電圧波形を対応付けたものと、ブレークダウンしていないＭＩＳＦＥＴＱＮ５と、このＭＩＳＦＥＴＱＮ５の電圧波形を対応付けたものとを示す図である。図１０において、ブレークダウンしていないＭＩＳＦＥＴＱＮ５の電圧波形は正弦波に近い形状となっており非線形成分はほとんど発生しない。これに対し、ブレークダウンしたＭＩＳＦＥＴＱＮ１の電圧波形は正弦波の上部がクリッピングされたように変化するため、非線形性が急激に増加する。このため、ブレークダウンしたＭＩＳＦＥＴＱＮ１からは、非線形性に起因した高次高調波の発生が増大するのである。
【００６３】
以上のように、アンテナスイッチから出力される高次高調波は、主に、オフとなっているＴＸシャントトランジスタＳＨ（ＴＸ）から発生するものであり、特に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が増加すると高次高調波の発生が増大することがわかる。したがって、アンテナスイッチから出力される高次高調波を抑制するには、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性を抑制することができればよいことになる。そこで、以下に示す本実施の形態１におけるアンテナスイッチでは、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性を抑制することができる技術的思想について説明する。
【００６４】
＜本実施の形態１におけるアンテナスイッチの回路構成＞
続いて、本実施の形態１におけるアンテナスイッチの回路構成について説明する。本明細書では、図１に示すシングルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成について主に説明するが、図２に示すデュアルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成もほぼ同様である。
【００６５】
図１１は、本実施の形態１におけるアンテナスイッチＡＳＷの回路構成を示す図である。図１１に示すように、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。アンテナスイッチＡＳＷに形成されている送信端子ＴＸは、図１に示す電力増幅器ＨＰＡと電気的に接続されており、受信端子ＲＸは、図１に示す低雑音増幅器ＬＮＡと電気的に接続されている。このとき、低雑音増幅器ＬＮＡは受信回路の一部であることから、アンテナスイッチＡＳＷの受信端子ＲＸは、受信回路と電気的に接続されているということができる。さらに、アンテナスイッチＡＳＷに形成されているアンテナ端子ＡＮＴ（ＯＵＴ）は、図１に示すアンテナＡＮＴと電気的に接続されている。
【００６６】
図１１に示す本実施の形態１におけるアンテナスイッチＡＳＷにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）、ＲＸシリーズトランジスタＳＥ（ＲＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）の構成は、上述した図３に示す比較例と同様の構成をしている。すなわち、本実施の形態１におけるアンテナスイッチＡＳＷにおいても、ＴＸシリーズトランジスタＳＥ（ＴＸ）は、例えば、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）の間に直列接続された５つのＭＩＳＦＥＴＱＮから構成されており、ＲＸシリーズトランジスタＳＥ（ＲＸ）は、例えば、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に直列接続された５つのＭＩＳＦＥＴＱＮから構成されている。そして、ＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、受信端子ＲＸとＧＮＤ端子との間に接続された１つのＭＩＳＦＥＴＱＮから構成されている。
【００６７】
ここで、本実施の形態１におけるアンテナスイッチＡＳＷの特徴は、ＴＸシャントトランジスタＳＨ（ＴＸ）の構成にある。上述したように、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波が特に問題となる。このことから、本実施の形態１では、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生を抑制するため、比較例におけるＴＸシャントトランジスタＳＨ（ＴＸ）の構成を改良することにより、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制している。
【００６８】
具体的に、本実施の形態１の特徴であるＴＸシャントトランジスタＳＨ（ＴＸ）の構成について説明する。図１１に示す本実施の形態１におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。この点は比較例と同じであるが、本実施の形態１のＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５では、それぞれのトランジスタのゲート幅が異なるように構成されている点が比較例と相違する。つまり、比較例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが同一（図３参照（Ｗｇ＝Ｗ３））であるように構成されているのに対し、本実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが相違している。詳細には、図１１に示すように、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ＝Ｗａ、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ＝Ｗｂ、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ＝Ｗｃ、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ＝Ｗｄ、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ＝Ｗｅとすると、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立するように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態１の特徴は、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態１によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができるのである。
【００６９】
以下に、本実施の形態１におけるアンテナスイッチＡＳＷによれば、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制できることについて図面を参照しながら説明する。
【００７０】
図１２は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を等価回路で示した図である。つまり、送信端子ＴＸとＧＮＤ端子の間には、直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５からなるＴＸシャントトランジスタＳＨ（ＴＸ）が形成されているが、図１２では、送信信号の送信時を示しており、ＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この状態では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５はすべてオフしている。したがって、オフしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表すことができる。したがって、図１２では、直列接続されているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を、直列に接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表している。
【００７１】
ここで、本実施の形態１の特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値が相違していることにある。すなわち、本実施の形態１では、５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値がＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすようになっている。
【００７２】
そして、図１２では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれにおいて存在する寄生容量（ＧＮＤ電位に対する）を寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５で示している。この寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５は、それぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に対応して形成されている。
【００７３】
図１２に示す等価回路図において、送信端子ＴＸに送信信号の電力が加わって、送信端子ＴＸ側に電荷量Ｑが発生した場合を考える。このとき、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在することから、例えば、電荷量Ｑのうち寄生容量Ｃｐａｒａ１に電荷量Ｑａが蓄積されることになるので、オフ容量Ｃｏｆｆ１には電荷量Ｑ−Ｑａが蓄えられることになる。さらに、オフ容量Ｃｏｆｆ２には、寄生容量Ｃｐａｒａ２に電荷量Ｑａが蓄積されるので、電荷量Ｑ−２Ｑａが蓄積されることになる。同様にして、オフ容量Ｃｏｆｆ３には電荷量Ｑ−３Ｑａが蓄積され、オフ容量Ｃｏｆｆ４には電荷量Ｑ−４Ｑａが蓄積される。そして、オフ容量Ｃｏｆｆ５には電荷量Ｑ−５Ｑａが蓄積されることになる。このことから、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮すると、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量は相違することになる。具体的には、送信端子ＴＸに最も近いオフ容量Ｃｏｆｆ１に蓄積される電荷量が最も大きく（電荷量Ｑ−Ｑａ）、送信端子ＴＸから離れてＧＮＤ端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、ＧＮＤ端子と接続されているオフ容量Ｃｏｆｆ５に蓄積されている電荷量が最も小さくなる（電荷量Ｑ−５Ｑａ）。
【００７４】
図１２に示すように、オフ容量Ｃｏｆｆ１に印加される電圧振幅を電圧振幅ＶＬ１（ｐｅａｋ）、オフ容量Ｃｏｆｆ２に印加される電圧振幅を電圧振幅ＶＬ２（ｐｅａｋ）、オフ容量Ｃｏｆｆ３に印加される電圧振幅を電圧振幅ＶＬ３（ｐｅａｋ）、オフ容量Ｃｏｆｆ４に印加される電圧振幅を電圧振幅ＶＬ４（ｐｅａｋ）、オフ容量Ｃｏｆｆ５に印加される電圧振幅を電圧振幅ＶＬ５（ｐｅａｋ）とする。すると、静電容量の式から、ＶＬ１（ｐｅａｋ）∝（Ｑ−Ｑａ）／Ｃｏｆｆ１、ＶＬ２（ｐｅａｋ）∝（Ｑ−２Ｑａ）／Ｃｏｆｆ２、ＶＬ３（ｐｅａｋ）∝（Ｑ−３Ｑａ）／Ｃｏｆｆ３、ＶＬ４（ｐｅａｋ）∝（Ｑ−４Ｑａ）／Ｃｏｆｆ４、ＶＬ５（ｐｅａｋ）∝（Ｑ−５Ｑａ）／Ｃｏｆｆ５となる。
【００７５】
したがって、比較例のようにオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値が同等である場合には、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５にそれぞれ印加される電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）はオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量に比例する。この場合、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量が異なっているので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Ｃｏｆｆ１に印加される電圧振幅が最も大きくなり、オフ容量Ｃｏｆｆ２〜オフ容量Ｃｏｆｆ４になるにつれて印加される電圧振幅が小さくなる。そして、ＧＮＤ端子に接続されているオフ容量Ｃｏｆｆ５で最も印加される電圧振幅が小さくなる。
【００７６】
一方、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値は、互いに異なるようになっており、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように構成されている。このため、本実施の形態１では、静電容量の式（Ｖ＝Ｑ／Ｃ）において、分子にある電荷量だけでなく、分母にあるオフ容量も変化することになる。そして、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５において、電荷量がＱ−Ｑａ＞Ｑ−２Ｑａ＞Ｑ−３Ｑａ＞Ｑ−４Ｑａ＞Ｑ−５Ｑａへ減少しているのに対応して、オフ容量もＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５と減少している。したがって、（Ｑ−Ｑａ）／Ｃｏｆｆ１≒（Ｑ−２Ｑａ）／Ｃｏｆｆ２≒（Ｑ−３Ｑａ）／Ｃｏｆｆ３≒（Ｑ−４Ｑａ）／Ｃｏｆｆ４≒（Ｑ−５Ｑａ）／Ｃｏｆｆ５となる。このことは、電圧振幅ＶＬ１（ｐｅａｋ）≒電圧振幅ＶＬ２（ｐｅａｋ）≒電圧振幅ＶＬ３（ｐｅａｋ）≒電圧振幅ＶＬ４（ｐｅａｋ）≒電圧振幅ＶＬ５（ｐｅａｋ）となることを意味している。つまり、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値を、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように構成することにより、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５のそれぞれに印加される電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）を均一化することができるのである。言い換えれば、本実施の形態１によれば、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができるのである。このように本実施の形態１によれば、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が抑制されるので、特定のＭＩＳＦＥＴ（特に、送信端子ＴＸと直接接続されているＭＩＳＦＥＴＱＮ１）に大きな電圧振幅が印加されることが抑制され、特定のＭＩＳＦＥＴに大きな電圧振幅が印加されることによるブレークダウンが生じにくくなる。このため、本実施の形態１によれば、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制できるという顕著な効果を得ることができる。
【００７７】
以上のように本実施の形態１における技術的思想は、送信端子ＴＸとＧＮＤ端子の間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）に工夫を施すものである。具体的に、本実施の形態１における技術的思想の本質は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するために、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成していることにある。
【００７８】
そして、ＭＩＳＦＥＴのオフ容量が、ＭＩＳＦＥＴのゲート幅の大きさに概ね比例することに着目することにより、上述した技術的思想を具現化している。具体的に、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成しているのである。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができるのである。
【００７９】
つまり、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値を、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように、複数のＭＩＳＦＥＴのゲート幅を変化させることに特徴があるが、この関係を満たすように複数のＭＩＳＦＥＴのゲート幅を変化させるには様々な方法がある。以下では、上述したＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように複数のＭＩＳＦＥＴのゲート幅を変化させる例として、特に、複数のＭＩＳＦＥＴのゲート幅を一次関数的に変化させる場合と、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合について説明する。ただし、本実施の形態１における技術的思想は、これに限定されるものではなく、複数のＭＩＳＦＥＴのゲート幅を三次関数的、四次関数的、五次関数的、あるいは、指数関数的に変化させる場合であっても適用することができる。これらの場合であっても、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を均一にすることができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【００８０】
図１３は、送信端子ＴＸとＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴのゲート幅Ｗｇとの関係を示すグラフである。図１３において、横軸は直列接続されているＭＩＳＦＥＴの番号を示しており、縦軸はそれぞれのＭＩＳＦＥＴのゲート幅Ｗｇの大きさを示している。図１３では、１番目のＭＩＳＦＥＴが送信端子ＴＸに直接接続されているＭＩＳＦＥＴであり、２番目のＭＩＳＦＥＴ、３番目のＭＩＳＦＥＴ、４番目のＭＩＳＦＥＴ、５番目のＭＩＳＦＥＴ、６番目のＭＩＳＦＥＴ、７番目のＭＩＳＦＥＴとなるに連れてＧＮＤ端子側に近づくように配置されているＭＩＳＦＥＴであることを示している。そして、８番目のＭＩＳＦＥＴがＧＮＤ端子に直接接続されているＭＩＳＦＥＴである。つまり、図１３の例では、送信端子ＴＸからＧＮＤ端子に向って、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴが直列接続されている構成が示されているものである。
【００８１】
このことを前提として、まず、図１３に示すグラフ（１）について説明する。図１３からわかるように、グラフ（１）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのすべてのゲート幅Ｗｇが一定となっている例を示しており、比較例に対応している。
【００８２】
次に、図１３に示すグラフ（２）について説明する。グラフ（２）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ゲート幅Ｗｇが一次関数的に減少している場合を示している。すなわち、グラフ（２）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴからＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ（２）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に大きくなるように構成している例を示している。
【００８３】
続いて、図１３に示すグラフ（３）について説明する。グラフ（３）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ゲート幅Ｗｇが二次関数的に減少している場合を示している。すなわち、グラフ（３）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴからＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ（３）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に大きくなるように構成している例を示している。
【００８４】
以上のことから、図１３のグラフ（１）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅が均一である構成が示されおり、図１３のグラフ（２）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅がＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に大きくなる構成が示されているといえる。さらに、図１３のグラフ（３）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅がＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に大きくなる構成が示されているといえる。
【００８５】
続いて、図１３のグラフ（１）〜グラフ（３）で示された構造を有するＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅について説明する。
【００８６】
図１４は、送信端子ＴＸとＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）との関係を示すグラフである。図１４において、横軸は直列接続されているＭＩＳＦＥＴの番号を示しており、縦軸はそれぞれのＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）の大きさを示している。図１４では、１番目のＭＩＳＦＥＴが送信端子ＴＸに直接接続されているＭＩＳＦＥＴであり、２番目のＭＩＳＦＥＴ、３番目のＭＩＳＦＥＴ、４番目のＭＩＳＦＥＴ、５番目のＭＩＳＦＥＴ、６番目のＭＩＳＦＥＴ、７番目のＭＩＳＦＥＴとなるに連れてＧＮＤ端子側に近づくように配置されているＭＩＳＦＥＴであることを示している。そして、８番目のＭＩＳＦＥＴがＧＮＤ端子に直接接続されているＭＩＳＦＥＴである。つまり、図１４の例では、送信端子ＴＸからＧＮＤ端子に向って、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴが直列接続されている構成が示されているものである。
【００８７】
このことを前提として、まず、図１４に示すグラフ（１）について説明する。図１４に示すグラフ（１）は、図１３のグラフ（１）で示された構造（ゲート幅均一）に対応するグラフである。図１４のグラフ（１）に示すように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）が不均一になっていることがわかる。具体的には、１番目のＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が最も大きくなっており、２番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が小さくなっていることがわかる。したがって、比較例を示す図１４のグラフ（１）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が増大しており、最も大きな電圧振幅ＶＬ（ｐｅａｋ）が印加される１番目のＭＩＳＦＥＴがブレークダウンしやすくなることがわかる。この結果、オフしている１番目のＭＩＳＦＥＴがブレークダウンすることにより、高次高調波の発生が増大すると考えることができる。
【００８８】
次に、図１４のグラフ（２）について説明する。図１４に示すグラフ（２）は、図１３のグラフ（２）で示された構造（ゲート幅が一次関数的に変化）に対応するグラフである。図１４のグラフ（２）では、図１４のグラフ（１）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が緩和されていることがわかる。具体的には、１番目のＭＩＳＦＥＴから５番目のＭＩＳＦＥＴまでにおいては、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が徐々に減少し、６番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまでにおいては、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が徐々に増加していることがわかる。したがって、図１４のグラフ（２）では、図１４のグラフ（１）のように１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまで、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が単調減少していないことから、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）が小さくなっていることがわかる。このように、本実施の形態１の一例（図１４のグラフ（２））では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
【００８９】
続いて、図１４のグラフ（３）について説明する。図１４に示すグラフ（３）は、図１３のグラフ（３）で示された構造（ゲート幅が二次関数的に変化）に対応するグラフである。図１４のグラフ（３）では、図１４のグラフ（１）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が緩和されていることがわかる。具体的には、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまでにおいて、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）がほぼ均一であることがわかる。したがって、図１４のグラフ（３）では、比較例である図１４のグラフ（１）に比べて、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）が小さくなっていることがわかる。このように、本実施の形態１の一例（図１４のグラフ（３））では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
【００９０】
本実施の形態１の一例を説明している図１４のグラフ（２）（ゲート幅が一次関数的に変化）と、図１４のグラフ（３）（ゲート幅が二次関数的に変化）とを比較すると、どちらも比較例（図１４のグラフ（１））よりも、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）を小さくすることができている。さらに、図１４のグラフ（２）と図１４のグラフ（３）とを比較すると、図１４のグラフ（２）よりも図１４のグラフ（３）の方が、さらに、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）を小さくできることがわかる。このことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅を一次関数的に変化させる場合と、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合では、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合の方が、複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を均一化する観点から望ましいことがわかる。
【００９１】
以上のように、本実施の形態１の特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成することにある。以下では、この特徴を実現するＭＩＳＦＥＴのレイアウト構成について説明する。ＭＩＳＦＥＴのレイアウト構成を説明するにあたっては、まず、アンテナスイッチの実装構成を説明し、その後、アンテナスイッチを形成した半導体チップのレイアウト構成を説明する。そして、半導体チップに形成されているＭＩＳＦＥＴのレイアウト構成を説明する。
【００９２】
＜本実施の形態１におけるアンテナスイッチの実装構成＞
次に、本実施の形態１におけるアンテナスイッチＡＳＷの実装構成について説明する。本実施の形態１におけるアンテナスイッチＡＳＷは、電力増幅器ＨＰＡとともに１つのＲＦモジュールＲＦＭを構成している。図１５は、本実施の形態１におけるＲＦモジュールＲＦＭの実装構成を示す斜視図である。図１５に示すように、本実施の形態１におけるＲＦモジュールＲＦＭは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが搭載されている。半導体チップＣＨＰ１は、例えば、電力増幅器ＨＰＡを構成するＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが形成された半導体チップである。一方、半導体チップＣＨＰ２は、例えば、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴなどが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品ＰＣは、例えば、整合回路などを構成する受動部品である。
【００９３】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品ＰＣと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが導体パターンを介して電気的に接続されていることになる。
【００９４】
＜アンテナスイッチを形成した半導体チップのレイアウト構成＞
続いて、アンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２のレイアウト構成について説明する。図１６は、本実施の形態１におけるアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２を示す平面図である。図１６に示すように、半導体チップＣＨＰ２は矩形形状の半導体基板（ＳＯＩ基板）１Ｓ上に複数の端子および複数の素子が形成されている。具体的には、図１６において、半導体基板１Ｓの上部に受信端子ＲＸとＧＮＤ端子ＧＮＤ（ＲＸ）が形成されており、このＧＮＤ端子ＧＮＤ（ＲＸ）の下側に１つのＭＩＳＦＥＴからなるＲＸシャントトランジスタＳＨ（ＲＸ）が形成されている。ＲＸシャントトランジスタＳＨ（ＲＸ）の下側には、５つのＭＩＳＦＥＴからなるＲＸシリーズトランジスタＳＥ（ＲＸ）が形成されている。そして、ＲＸシャントトランジスタＳＨ（ＲＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）の右側にはゲート抵抗ＧＲが形成されており、このゲート抵抗ＧＲのさらに右側には制御端子ＶＴＸおよび制御端子ＶＲＸが形成されている。
【００９５】
ＲＸシリーズトランジスタＳＥ（ＲＸ）の下側には、アンテナ端子ＡＮＴ（ＯＵＴ）が形成されており、このアンテナ端子ＡＮＴ（ＯＵＴ）の下側に、５つのＭＩＳＦＥＴからなるＴＸシリーズトランジスタＳＥ（ＴＸ）が形成されている。さらに、ＴＸシリーズトランジスタＳＥ（ＴＸ）の下側には、送信端子ＴＸが形成されており、ＴＸシリーズトランジスタＳＥ（ＴＸ）の右側には、ゲート抵抗ＧＲを介して、ＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。ＴＸシャントトランジスタＳＨ（ＴＸ）は、５つのＭＩＳＦＥＴから構成されており、このＴＸシャントトランジスタＳＨ（ＴＸ）の上部にＧＮＤ端子ＧＮＤ（ＴＸ）が形成されている。
【００９６】
ここで、本実施の形態１では、ＧＮＤ端子ＧＮＤ（ＴＸ）と送信端子ＴＸとの間に直列接続されている５つのＭＩＳＦＥＴにおいて、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成されている。
【００９７】
一方、図１７は、比較例におけるアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２を示す平面図である。図１７に示す比較例は、図１６に示す本実施の形態１とほぼ同様のレイアウト構成をしているが、ＴＸシャントトランジスタＳＨ（ＴＸ）の構成が異なる。つまり、図１７に示す比較例でも、ＴＸシャントトランジスタＳＨ（ＴＸ）を５つのＭＩＳＦＥＴから構成しているが、５つのすべてのＭＩＳＦＥＴのゲート幅が同一となっている。
【００９８】
＜ＴＸシャントトランジスタのレイアウト構成＞
次に、本実施の形態１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図１８は、本実施の形態１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図１８において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【００９９】
以下に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のレイアウト構成について順次説明する。
【０１００】
まず、ＭＩＳＦＥＴＱＮ１のレイアウト構成について説明する。図１８に示すように、送信端子ＴＸと電気的に接続されたドレイン配線ＤＬ１が櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ１の下層の半導体基板内にＭＩＳＦＥＴＱＮ１のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ１のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ１と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ１と相対するように櫛歯状のソース配線ＳＬ１が形成されており、櫛歯状に形成されたソース配線ＳＬ１の下層の半導体基板内にＭＩＳＦＥＴＱＮ１のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ１のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ１と電気的に接続されている。つまり、ドレイン配線ＤＬ１の一部を構成する櫛歯電極と、ソース配線ＳＬ１の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ１とソース配線ＳＬ１が形成されている。そして、噛み合わされたドレイン配線ＤＬ１の櫛歯電極とソース配線ＳＬ１の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ１の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ１の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ１の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ１の櫛歯電極とソース配線ＳＬ１の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０１】
ここで、図１８に示すＭＩＳＦＥＴＱＮ１では、１２本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１２本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１を構成する１２本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１のゲート電極は、１２本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ１のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、フィンガ長がＦＬである１２本のフィンガＦＧで規定される値（Ｗａ）となる。
【０１０２】
続いて、ＭＩＳＦＥＴＱＮ２のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ１のソース配線ＳＬ１は、ＭＩＳＦＥＴＱＮ２のドレイン配線ＤＬ２として機能する。このドレイン線ＤＬ２は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ２の下層の半導体基板内にＭＩＳＦＥＴＱＮ２のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ２のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ２と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ２と相対するように櫛歯状のソース配線ＳＬ２が形成されており、櫛歯状に形成されたソース配線ＳＬ２の下層の半導体基板内にＭＩＳＦＥＴＱＮ２のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ２のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ２と電気的に接続されている。つまり、ドレイン配線ＤＬ２の一部を構成する櫛歯電極と、ソース配線ＳＬ２の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ２とソース配線ＳＬ２が形成されている。そして、噛み合わされたドレイン配線ＤＬ２の櫛歯電極とソース配線ＳＬ２の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ２の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ２の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ２の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ２の櫛歯電極とソース配線ＳＬ２の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０３】
ここで、図１８に示すＭＩＳＦＥＴＱＮ２では、８本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この８本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ２を構成する８本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ２のゲート電極は、８本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ２のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、フィンガ長がＦＬである８本のフィンガＦＧで規定される値（Ｗｂ）となる。
【０１０４】
次に、ＭＩＳＦＥＴＱＮ３のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ２のソース配線ＳＬ２は、ＭＩＳＦＥＴＱＮ３のドレイン配線ＤＬ３として機能する。このドレイン線ＤＬ３は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ３の下層の半導体基板内にＭＩＳＦＥＴＱＮ３のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ３のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ３と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ３と相対するように櫛歯状のソース配線ＳＬ３が形成されており、櫛歯状に形成されたソース配線ＳＬ３の下層の半導体基板内にＭＩＳＦＥＴＱＮ３のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ３のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ３と電気的に接続されている。つまり、ドレイン配線ＤＬ３の一部を構成する櫛歯電極と、ソース配線ＳＬ３の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ３とソース配線ＳＬ３が形成されている。そして、噛み合わされたドレイン配線ＤＬ３の櫛歯電極とソース配線ＳＬ３の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ３の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ３の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ３の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ３の櫛歯電極とソース配線ＳＬ３の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０５】
ここで、図１８に示すＭＩＳＦＥＴＱＮ３では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ３を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ３のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗｃ）となる。
【０１０６】
さらに、ＭＩＳＦＥＴＱＮ４のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ３のソース配線ＳＬ３は、ＭＩＳＦＥＴＱＮ４のドレイン配線ＤＬ４として機能する。このドレイン線ＤＬ４は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ４の下層の半導体基板内にＭＩＳＦＥＴＱＮ４のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ４のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ４と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ４と相対するように櫛歯状のソース配線ＳＬ４が形成されており、櫛歯状に形成されたソース配線ＳＬ４の下層の半導体基板内にＭＩＳＦＥＴＱＮ４のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ４のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ４と電気的に接続されている。つまり、ドレイン配線ＤＬ４の一部を構成する櫛歯電極と、ソース配線ＳＬ４の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ４とソース配線ＳＬ４が形成されている。そして、噛み合わされたドレイン配線ＤＬ４の櫛歯電極とソース配線ＳＬ４の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ４の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ４の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ４の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ４の櫛歯電極とソース配線ＳＬ４の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０７】
ここで、図１８に示すＭＩＳＦＥＴＱＮ４では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ４のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｄ）となる。
【０１０８】
次に、ＭＩＳＦＥＴＱＮ５のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ４のソース配線ＳＬ４は、ＭＩＳＦＥＴＱＮ５のドレイン配線ＤＬ５として機能する。このドレイン線ＤＬ５は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ５の下層の半導体基板内にＭＩＳＦＥＴＱＮ５のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ５のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ５と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ５と相対するように櫛歯状のソース配線ＳＬ５が形成されており、櫛歯状に形成されたソース配線ＳＬ５の下層の半導体基板内にＭＩＳＦＥＴＱＮ５のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ５のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ５と電気的に接続されている。つまり、ドレイン配線ＤＬ５の一部を構成する櫛歯電極と、ソース配線ＳＬ５の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ５とソース配線ＳＬ５が形成されている。そして、噛み合わされたドレイン配線ＤＬ５の櫛歯電極とソース配線ＳＬ５の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ５の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ５の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ５の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ５の櫛歯電極とソース配線ＳＬ５の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。なお、ソース配線ＳＬ５は、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されている。
【０１０９】
ここで、図１８に示すＭＩＳＦＥＴＱＮ５では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ５を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ５のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｅ）となる。
【０１１０】
以上のようにして、本実施の形態１では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＝ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立するように、ＴＸシャントトランジスタＳＨ（ＴＸ）がレイアウト構成されている。すなわち、本実施の形態１では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧのフィンガ長ＦＬを一定とする一方、フィンガＦＧの本数を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１１１】
特に、図１８に示すＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成は、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が二次関数的に大きくなる場合のレイアウト構成例を示している。
【０１１２】
ここで、本実施の形態１における特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成している点にある。このことは、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅ＷｇをＷａ〜Ｗｅで表した場合、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅで表すことができる。
【０１１３】
ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されるＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一化する観点からは、上述したＷａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立している方が望ましい。ただし、図１８に示すレイアウト構成では、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＝Ｗｅの関係となっている。この場合であっても、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるのである。つまり、本実施の形態１における望ましい形態は、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立している場合であるが、本実施の形態１における技術的思想が解決しようとする課題（高次高調波の低減）を実現できる条件は、上述した関係に限定されるものではないのである。例えば、図１８のレイアウト構成で示しているＷａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＝Ｗｅの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態１における技術的思想は、課題を解決できる範囲で上位概念化すれば、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、送信端子ＴＸと接続されたＭＩＳＦＥＴの方が、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されたＭＩＳＦＥＴよりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができるのである。
【０１１４】
＜ＴＸシャントトランジスタのレイアウト構成（変形例１）＞
次に、本変形例１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図１９は、本変形例１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図１９において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１１５】
図１９から分かるように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極は、１２本のフィンガＦＧ（単位ゲート電極Ｇ）で形成されている。すなわち、本変形例１では、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が同一本数のフィンガＦＧから形成されている。ただし、本変形例１では、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに含まれるフィンガＦＧのフィンガ長が異なっている。具体的に、ＭＩＳＦＥＴＱＮ１のフィンガ長ＦＬ１、ＭＩＳＦＥＴＱＮ２のフィンガ長ＦＬ２、ＭＩＳＦＥＴＱＮ３のフィンガ長ＦＬ３、ＭＩＳＦＥＴＱＮ４のフィンガ長ＦＬ４、ＭＩＳＦＥＴＱＮ５のフィンガ長ＦＬ５において、ＦＬ１＞ＦＬ２＞ＦＬ３＞ＦＬ４＞ＦＬ５の関係が成立している。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定される。いまの変形例１においては、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のフィンガＦＧ数（１２本）は同一であるが、フィンガ長が異なっているため、ＦＬ１＞ＦＬ２＞ＦＬ３＞ＦＬ４＞ＦＬ５の関係が成立するようにフィンガ長をそれぞれ設定することにより、本変形例１では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＞ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立するように、ＴＸシャントトランジスタＳＨ（ＴＸ）をレイアウト構成することができる。
【０１１６】
すなわち、本変形例１では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧの本数を一定とする一方、フィンガＦＧのフィンガ長ＦＬ１〜ＦＬ５を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１１７】
このようにレイアウト構成されている本変形例１（図１９参照）は、前記実施の形態１（図１８参照）に比べて以下に示す利点を有している。つまり、図１８に示すレイアウト構成例では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えているため、階段状のレイアウト構成となり、余分な余白領域が多くなってしまう。これに対し、図１９に示すレイアウト構成例では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えずに、フィンガ長ＦＬ１〜ＦＬ５だけを変えている。このため、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の外形を矩形形状に合わせることができる。言い換えれば、図１９に示すレイアウト構成例では、余分な余白領域が形成されないので、効率良くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をレイアウトすることができる。この結果、本変形例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を含むアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２の小型化を図ることができる。
【０１１８】
＜ＴＸシャントトランジスタのレイアウト構成（変形例２）＞
次に、本変形例２におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図２０は、本変形例２におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図２０において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１１９】
図２０に示すＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成は、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなる場合のレイアウト構成例を示している。
【０１２０】
ここで、図２０に示すＭＩＳＦＥＴＱＮ１では、１２本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１２本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１を構成する１２本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１のゲート電極は、１２本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ１のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、フィンガ長がＦＬである１２本のフィンガＦＧで規定される値（Ｗａ）となる。
【０１２１】
また、図２０に示すＭＩＳＦＥＴＱＮ２では、１０本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１０本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ２を構成する１０本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ２のゲート電極は、１０本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ２のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、フィンガ長がＦＬである１０本のフィンガＦＧで規定される値（Ｗｂ）となる。
【０１２２】
さらに、図２０に示すＭＩＳＦＥＴＱＮ３では、８本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この８本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ３を構成する８本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ３のゲート電極は、８本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである８本のフィンガＦＧで規定される値（Ｗｃ）となる。
【０１２３】
また、図２０に示すＭＩＳＦＥＴＱＮ４では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ４のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗｄ）となる。
【０１２４】
同様に、図２０に示すＭＩＳＦＥＴＱＮ５では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ５を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ５のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｅ）となる。
【０１２５】
以上のようにして、本変形例２では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＝ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立している。そして、ＭＩＳＦＥＴＱＮ５〜ＭＩＳＦＥＴＱＮ１のゲート幅が一次関数的に大きくなるように、ＴＸシャントトランジスタＳＨ（ＴＸ）がレイアウト構成されている。すなわち、本変形例２では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧのフィンガ長ＦＬを一定とする一方、フィンガＦＧの本数を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１２６】
なお、本変形例２においても、前記変形例１のように、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えずに、フィンガ長だけを変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなるように構成してもよい。
【０１２７】
＜ＴＸシャントトランジスタのレイアウト構成（変形例３）＞
次に、本変形例３におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図２１は、本変形例３におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図２１において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１２８】
ここで、図２１に示すＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３では、１０本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１０本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３を構成する１０本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート電極は、１０本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例３において、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２１に示すＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである１０本のフィンガＦＧで規定される値（Ｗ３ａ）となる。
【０１２９】
また、図２１に示すＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例３において、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２１に示すＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗ３ｂ）となる。
【０１３０】
このように、図２１のレイアウト構成で示しているＷ３ａ＝Ｗ３ａ＝Ｗ３ａ＞Ｗ３ｂ＝Ｗ３ｂの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができる。すなわち、本変形例３における技術的思想は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、送信端子ＴＸと接続されたＭＩＳＦＥＴＱＮ１の方が、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されたＭＩＳＦＥＴＱＮ５よりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができる。
【０１３１】
＜アンテナスイッチのデバイス構造＞
次に、アンテナスイッチを構成するＭＩＳＦＥＴのデバイス構造について説明する。アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【０１３２】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる。
【０１３３】
そこで、本実施の形態１では、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できることを想定して説明する。具体的に、本実施の形態１では、ＳＯＩ（silicon on insulator）基板上にＭＩＳＦＥＴＱＮを形成する例について説明する。本実施の形態１では、ＴＸシリーズトランジスタＳＥ（ＴＸ）、ＲＸシリーズトランジスタＳＥ（ＲＸ）、ＴＸシャントトランジスタＳＨ（ＴＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮの構造について説明する。
【０１３４】
図２２は、本実施の形態１におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。図２２において、ＭＩＳＦＥＴＱＮは、ソース配線ＳＬとドレイン配線ＤＬとに接続されており、ソース配線ＳＬとドレイン配線ＤＬが交互に位置するように配置されている。そして、ソース配線ＳＬとドレイン配線ＤＬの間に単位ゲート電極Ｇが形成されている。ソース配線ＳＬにはプラグＰＬＧ１を介してＭＩＳＦＥＴＱＮのソース領域（図２２では図示せず）が接続され、ドレイン配線ＤＬにはプラグＰＬＧ２を介してＭＩＳＦＥＴＱＮのドレイン領域（図２２では図示せず）が接続されている。
【０１３５】
次に、ＭＩＳＦＥＴＱＮの断面構造について説明する。図２３は、ＭＩＳＦＥＴＱＮの断面を示す断面図である。図２３において、半導体基板（支持基板）ＳＵＢ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この半導体基板ＳＵＢと埋め込み絶縁層ＢＯＸとシリコン層とによりＳＯＩ基板が形成されている。そして、このＳＯＩ基板上にＭＩＳＦＥＴＱＮが形成されている。ＳＯＩ基板のシリコン層には、ボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ｐ型不純物であるボロンなどを導入したｐ型半導体領域から形成されている。ボディ領域ＢＤ上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極Ｇは、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳとの積層膜から形成されている。単位ゲート電極Ｇの一部を構成するコバルトシリサイド膜ＣＳは、単位ゲート電極Ｇの低抵抗化のために形成されている。
【０１３６】
続いて、単位ゲート電極Ｇの両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷの下層にあるシリコン層内には低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄが形成されている。この低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄは単位ゲート電極Ｇに整合して形成されている。そして、低濃度不純物拡散領域ＥＸ１ｓの外側には、高濃度不純物拡散領域ＮＲ１ｓが形成され、低濃度不純物拡散領域ＥＸ１ｄの外側には、高濃度不純物拡散領域ＮＲ１ｄが形成されている。高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、サイドウォールＳＷに整合して形成されている。さらに、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄの表面にはコバルトシリサイド膜ＣＳが形成されている。低濃度不純物拡散領域ＥＸ１ｓと高濃度不純物拡散領域ＮＲ１ｓとコバルトシリサイド膜ＣＳによりソース領域ＳＲが形成され、低濃度不純物拡散領域ＥＸ１ｄと高濃度不純物拡散領域ＮＲ１ｄとコバルトシリサイド膜ＣＳによりドレイン領域ＤＲが形成される。
【０１３７】
低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄおよび高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、ともに、例えば、リンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄに導入されている不純物の濃度は、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄに導入されている不純物の濃度よりも小さくなっている。
【０１３８】
本実施の形態１におけるＭＩＳＦＥＴＱＮは上記のように構成されており、以下に、ＭＩＳＦＥＴＱＮ上に形成される配線構造について説明する。図２３において、本実施の形態１におけるＭＩＳＦＥＴＱＮを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ＩＬにはソース領域ＳＲに達するコンタクトホールＣＮＴや、ドレイン領域ＤＲに達するコンタクトホールＣＮＴが形成されている。そして、コンタクトホールＣＮＴ内にチタン／窒化チタン膜およびタングステン膜が埋め込まれてプラグＰＬＧ１、ＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ上には配線Ｌ１（ソース配線ＳＬ、ドレイン配線ＤＬ）が形成されている。例えば、配線Ｌ１は、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成される。さらに、この配線Ｌ１上に多層配線が形成されるが、図２３では省略している。以上のようにして、本実施の形態１におけるＭＩＳＦＥＴＱＮが形成されている。
【０１３９】
＜本実施の形態１による効果＞
最後に、本実施の形態１における効果について図面を参照しながら説明する。図２４は、本実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの２次高調波歪（２ＨＤ）の入力電力（Ｐｉｎ）に対する依存性を示すグラフである。図２４において、横軸は入力電力（Ｐｉｎ）を示しており、縦軸は２次高調波歪（２ＨＤ）を示している。図２４のうち実線で示されているグラフが本実施の形態１における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図２４では、２次高調波歪（２ＨＤ）をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図２４を見ると、比較例のアンテナスイッチでは、入力電力（Ｐｉｎ）が３４ｄＢｍ以上になると、オフしているＴＸシャントトランジスタの各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、２次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態１のアンテナスイッチでは、入力電圧（Ｐｉｎ）が３７ｄＢｍ程度になっても、２次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態１におけるアンテナスイッチによれば、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）での２次高調波歪を５ｄＢ低減することができることがわかる。
【０１４０】
続いて、図２５は、本実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの３次高調波歪（３ＨＤ）の入力電力（Ｐｉｎ）に対する依存性を示すグラフである。図２５において、横軸は入力電力（Ｐｉｎ）を示しており、縦軸は３次高調波歪（３ＨＤ）を示している。図２５のうち実線で示されているグラフが本実施の形態１における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図２５では、３次高調波歪（３ＨＤ）をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図２５を見ると、比較例のアンテナスイッチでは、入力電力（Ｐｉｎ）が３４ｄＢｍ以上になると、オフしているＴＸシャントトランジスタの各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、３次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態１のアンテナスイッチでは、入力電圧（Ｐｉｎ）が３７ｄＢｍ程度になっても、２次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態１におけるアンテナスイッチによれば、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）での３次高調波歪を５ｄＢ低減することができることがわかる。
【０１４１】
なお、変形例１におけるアンテナスイッチによっても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ５ｄＢ低減することができる。また、変形例２におけるアンテナスイッチにおいても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ４ｄＢ低減することができる。さらに、変形例３におけるアンテナスイッチにおいても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ３ｄＢ低減することができる。
【０１４２】
（実施の形態２）
前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）に本願発明の技術的思想を適用する例について説明したが、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）にも本願発明の技術的思想を適用する例について説明する。
【０１４３】
例えば、図４に示すように、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオンして、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを導通させることにより、送信端子ＴＸを通ってアンテナ端子ＡＮＴ（ＯＵＴ）から送信信号を送信する場合を考える。この場合、図４に示すように、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）には、電圧振幅ＶＬ（ｐｅａｋ）が印加されるとともに、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）にも、電圧振幅ＶＬ（ｐｅａｋ）が印加される。したがって、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、高次高調波が発生するメカニズムと同様のメカニズムによって、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）においても高次高調波が発生すると考えられる。
【０１４４】
ただし、同じ電圧振幅ＶＬ（ｐｅａｋ）が印加されるＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生が、ＲＸシリーズトランジスタＳＥ（ＲＸ）からの高次高調波の発生よりも問題となる。このため、前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）に本願発明における技術的思想を適用する例について説明した。
【０１４５】
なぜなら、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量が大きいと、送信端子ＴＸからＧＮＤ端子に漏れる送信信号が大きくなるため、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量は、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量の約１／１０程度しているからである。一方、ＲＸシリーズトランジスタＳＥ（ＲＸ）では、オフ容量が大きくても、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）をオンすることにより、受信端子ＲＸを接地電位にしているため問題ないのである。つまり、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量を大きくする場合、送信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸに漏れる量が大きくなるが、受信端子ＲＸに漏れてきた送信信号は、受信端子ＲＸを接地することにより、充分に反射されるから問題ないのである。それよりも、ＲＸシリーズトランジスタＳＥ（ＲＸ）では、オン抵抗を小さくする必要することが重要であることから、オフ容量が大きくなっても、オン抵抗を小さくするために、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのゲート幅は大きくなっているのである。
【０１４６】
以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）の相違点は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴのオフ容量が、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのオフ容量も小さくなっている点にある。
【０１４７】
ここで、例えば、図７に示すように、オフ容量に対する寄生容量（対グランド容量）の割合が大きいほど、直列接続されたＭＩＳＦＥＴの電圧振幅の不均一性が増大する。上述したように、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量は、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量の約１／１０程度である。オフ容量は、ゲート幅にほぼ比例することから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴのゲート幅は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのゲート幅の約１／１０程度となる。一方、寄生容量は、ゲート幅とは無関係なゲート抵抗に付随した部分の比率が大きいために、ＴＸシャントトランジスタＳＨ（ＴＸ）の寄生容量と、ＲＸシリーズトランジスタＳＥ（ＲＸ）の寄生容量の差はほとんどない。したがって、ＴＸシャントトランジスタＳＨ（ＴＸ）のほうが、ＲＸシリーズトランジスタＳＥ（ＲＸ）よりもオフ容量に対する寄生容量の比が大きくなる。このため、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一性が大きくなり、これに起因した高次高調波の発生が問題となるのである。
【０１４８】
ただし、ＲＸシリーズトランジスタＳＥ（ＲＸ）においても、大きさに差があるにしても、ＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生メカニズムは同じであるので、ＲＸシリーズトランジスタＳＥ（ＲＸ）から高次高調波は発生している。したがって、このＲＸシリーズトランジスタＳＥ（ＲＸ）でも本願発明の技術的思想を適用することにより、さらに、アンテナスイッチから発生する高次高調波を抑制することができる。
【０１４９】
図２６は、本実施の形態２におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２６に示すように、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【０１５０】
ここで、図２６に示す本実施の形態２におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。本実施の形態２でも前記実施の形態１と同様に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態２でも、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが相違している。詳細には、図２６に示すように、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ＝Ｗａ、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ＝Ｗｂ、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ＝Ｗｃ、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ＝Ｗｄ、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ＝Ｗｅとすると、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立するように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態２でも、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態２によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができるのである。
【０１５１】
さらに、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０のそれぞれのゲート幅Ｗｇが相違している。詳細には、図２６に示すように、ＭＩＳＦＥＴＱＮ６のゲート幅Ｗｇ＝Ｗｆ、ＭＩＳＦＥＴＱＮ７のゲート幅Ｗｇ＝Ｗｈ、ＭＩＳＦＥＴＱＮ８のゲート幅Ｗｇ＝Ｗｉ、ＭＩＳＦＥＴＱＮ９のゲート幅Ｗｇ＝Ｗｊ、ＭＩＳＦＥＴＱＮ１０のゲート幅Ｗｇ＝Ｗｋとすると、Ｗｆ＞Ｗｈ＞Ｗｉ＞Ｗｊ＞Ｗｋの関係が成立するように、ＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態２では、複数のＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０において、受信端子ＲＸに近い側に接続されたＭＩＳＦＥＴＱＮ１０からアンテナ端子ＡＮＴ（ＯＵＴ）に近い側に接続されたＭＩＳＦＥＴＱＮ６になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態２によれば、大電力の送信信号を出力する際に、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）から発生する高次高調波を抑制することができるのである。以上のように、本実施の形態２では、本願発明の技術的思想を、ＴＸシャントトランジスタＳＨ（ＴＸ）だけでなく、ＲＸシリーズトランジスタＳＥ（ＲＸ）にも適用することで、アンテナスイッチＡＳＷからの高次高調波の発生を、さらに、抑制することができる。
【０１５２】
特に、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０において、Ｗｆ＞Ｗｈ＞Ｗｉ＞Ｗｊ＞Ｗｋの関係を具現化する手段の一例として、受信端子ＲＸに近い側に接続されたＭＩＳＦＥＴからアンテナ端子ＡＮＴ（ＯＵＴ）に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的や二次関数的に大きくなっているようにレイアウト構成することが考えられる。
【０１５３】
なお、本実施の形態２における技術的思想の本質は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、アンテナ端子ＡＮＴ（ＯＵＴ）と接続されたＭＩＳＦＥＴの方が、受信端子ＲＸと接続されたＭＩＳＦＥＴよりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成することにある。これにより、少なくとも、Ｗｆ＝Ｗｈ＝Ｗｉ＝Ｗｊ＝Ｗｋが成立する場合に比べて、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
【０１５４】
（実施の形態３）
＜本実施の形態３におけるアンテナスイッチの回路構成＞
本実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれと並列に静電容量値の異なる容量素子を接続する例について説明する。
【０１５５】
図２７は、本実施の形態３におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２７に示すように、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【０１５６】
ここで、図２７に示す本実施の形態３におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１５７】
ただし、本実施の形態３では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１と並列に静電容量値Ｃａの容量素子ＣＰ１が接続され、ＭＩＳＦＥＴＱＮ２と並列に静電容量値Ｃｂの容量素子ＣＰ２が接続されている。また、ＭＩＳＦＥＴＱＮ３と並列に静電容量値Ｃｃの容量素子ＣＰ３が接続され、ＭＩＳＦＥＴＱＮ４と並列に静電容量値Ｃｄの容量素子ＣＰ４が接続されている。このとき、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄが成立している。
【０１５８】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１の静電容量値Ｃａを合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２の静電容量値Ｃｂを合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３の静電容量値Ｃｃを合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４の静電容量値Ｃｄを合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本実施の形態３によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させている構成をとっていた。これに対し、本実施の形態３では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子を接続することにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させているのと同等の構成を実現しているのである。
【０１５９】
特に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれと並列に接続される容量素子ＣＰ１〜容量素子ＣＰ４おいて、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄの関係を具現化する手段の一例として、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ４から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、容量素子ＣＰ１〜容量素子ＣＰ４の静電容量値が一次関数的や二次関数的に大きくなっているように構成することが考えられる。
【０１６０】
＜ＴＸシャントトランジスタのレイアウト構成＞
次に、本実施の形態３におけるＴＸシャントトランジスタＳＨ（ＴＸ）および容量素子ＣＰ１〜容量素子ＣＰ４のレイアウト構成について図面を参照しながら説明する。図２８は、本実施の形態３におけるＴＸシャントトランジスタＳＨ（ＴＸ）と容量素子ＣＰ１〜容量素子ＣＰ４のレイアウト構成を示す平面図である。図２８において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）と容量素子ＣＰ１〜容量素子ＣＰ４が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。本実施の形態３では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅は同一となっている（フィンガ長同一、フィンガ本数は４本で同一）。
【０１６１】
続いて、容量素子ＣＰ１〜容量素子ＣＰ２のレイアウト構成について説明する。図２８において、容量素子ＣＰ１は、ドレイン配線ＤＬ１とソース配線ＳＬ１の間に設けられている。したがって、容量素子ＣＰ１は、ＭＩＳＦＥＴＱＮ１と並列に接続されていることになる。また、容量素子ＣＰ２は、ドレイン配線ＤＬ２とソース配線ＳＬ２の間に設けられている。このため、容量素子ＣＰ２は、ＭＩＳＦＥＴＱＮ２と並列に接続されていることになる。さらに、容量素子ＣＰ３は、ドレイン配線ＤＬ３とソース配線ＳＬ３の間に設けられている。したがって、容量素子ＣＰ３は、ＭＩＳＦＥＴＱＮ３と並列に接続されていることになる。同様に、容量素子ＣＰ４は、ドレイン配線ＤＬ４とソース配線ＳＬ４の間に設けられている。このため、容量素子ＣＰ４は、ＭＩＳＦＥＴＱＮ４と並列に接続されていることになる。なお、ＧＮＤ端子ＧＮＤ（ＴＸ）と直接接続されているＭＩＳＦＥＴＱＮ５と並列に容量素子は接続されていない。
【０１６２】
ここで、図２８に示すように、容量素子ＣＰ１の電極面積は容量素子ＣＰ２の電極面積よりも大きく形成されており、容量素子ＣＰ２の電極面積は容量素子ＣＰ３の電極面積よりも大きく形成されている。さらに、容量素子ＣＰ３の電極面積は容量素子ＣＰ４の電極面積よりも大きく形成されている。容量素子の静電容量値は、電極面積に比例することから、図２８では、容量素子ＣＰ１の静電容量値Ｃａ＞容量素子ＣＰ２の静電容量値Ｃｂ＞容量素子ＣＰ３の静電容量値Ｃｃ＞容量素子ＣＰ４の静電容量値Ｃｄの関係が成立する。
【０１６３】
これにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させているのと同等の構成を実現していることができ、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１６４】
なお、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されるＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一化する観点からは、上述した容量素子ＣＰ１〜容量素子ＣＰ４において、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄの関係が成立している方が望ましい。
【０１６５】
ただし、本実施の形態１における技術的思想が解決しようとする課題（高次高調波の低減）を実現できる条件は、上述した関係に限定されるものではないのである。例えば、送信端子ＴＸに直接接続されているＭＩＳＦＥＴＱＮ１にだけ並列に容量素子ＣＰ１を設けるように構成してもよい。この場合であっても、容量素子を設けない場合に比べて、高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態１における技術的思想は、課題を解決できる範囲で上位概念化すれば、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５がオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、送信端子ＴＸに接続されたＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域の間には容量素子ＣＰ１が接続されているものである。
【０１６６】
これにより、少なくとも、容量素子を設けない場合に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
【０１６７】
また、本実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅を同一としているが、これに限らず、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子を接続するとともに、前記実施の形態１のように、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させる構成を併用してもよい。
【０１６８】
＜容量素子の構成＞
次に、ＴＸシャントトランジスタＳＨ（ＴＸ）と並列に接続される容量素子ＣＰ１〜容量素子ＣＰ４の構成について説明する。例えば、容量素子ＣＰ１〜容量素子ＣＰ４は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５と同様のＳＯＩ基板に形成される。具体的に、容量素子ＣＰ１〜容量素子ＣＰ４は、ＳＯＩ基板上に形成された配線層で形成することができる。すなわち、容量素子ＣＰ１〜容量素子ＣＰ４は、例えば、金属配線からなる下層配線を下部電極とし、この下部電極上に容量絶縁膜を形成して、さらに、この容量絶縁膜上に金属配線からなる上層配線を上部電極とするＭＩＭ（Metal Insulator Metal）容量から形成することができる。また、容量素子ＣＰ１〜容量素子ＣＰ４は、例えば、ＭＯＳ容量から形成することもできる。つまり、ＳＯＩ基板のシリコン層を下部電極とし、この下部電極上にＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート絶縁膜と同層の容量絶縁膜を形成する。そして、この容量絶縁膜上に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極と同層のポリシリコン膜から上部電極を形成することにより、容量素子ＣＰ１〜容量素子ＣＰ４を、例えば、ＭＯＳ容量から形成することもできる。
【０１６９】
＜本実施の形態３による効果＞
本実施の形態３におけるアンテナスイッチによっても、容量素子を設けない場合と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ４ｄＢ低減することができる。
【０１７０】
＜変形例４におけるアンテナスイッチの回路構成＞
前記実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とドレイン領域の間に静電容量値の異なる容量素子を接続する例について説明した。本変形例４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間とに容量素子を接続する例について説明する。
【０１７１】
図２９は、本変形例４におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２９に示すように、本変形例４におけるアンテナスイッチＡＳＷは、前記実施の形態３におけるアンテナスイッチＡＳＷとほぼ同様の構成をしている。つまり、図２９に示す本変形例４におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１７２】
ただし、本変形例４では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１のソース領域とゲート電極の間に容量素子ＣＰ１（静電容量値Ｃａ）が接続され、ＭＩＳＦＥＴＱＮ１のゲート電極とドレイン領域の間に容量素子ＣＰ１´（静電容量値Ｃａ´）が接続されている。同様に、ＭＩＳＦＥＴＱＮ２のソース領域とゲート電極の間に容量素子ＣＰ２（静電容量値Ｃｂ）が接続され、ＭＩＳＦＥＴＱＮ２のゲート電極とドレイン領域の間に容量素子ＣＰ２´（静電容量値Ｃｂ´）が接続されている。また、ＭＩＳＦＥＴＱＮ３のソース領域とゲート電極の間に容量素子ＣＰ３（静電容量値Ｃｃ）が接続され、ＭＩＳＦＥＴＱＮ３のゲート電極とドレイン領域の間に容量素子ＣＰ３´（静電容量値Ｃｃ´）が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域とゲート電極の間に容量素子ＣＰ４（静電容量値Ｃｄ）が接続され、ＭＩＳＦＥＴＱＮ４のゲート電極とドレイン領域の間に容量素子ＣＰ４´（静電容量値Ｃｄ´）が接続されている。このとき、ＣａＣａ´／（Ｃａ＋Ｃａ´）＞ＣｂＣｂ´／（Ｃｂ＋Ｃｂ´）＞ＣｃＣｃ´／（Ｃｃ＋Ｃｃ´）＞ＣｄＣｄ´／（Ｃｄ＋Ｃｄ´）が成立している。
【０１７３】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１（静電容量値Ｃａ）および容量素子ＣＰ１´（静電容量値Ｃａ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）および容量素子ＣＰ２´（静電容量値Ｃｂ´）を合わせた容量が成立する。さらに、ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）および容量素子ＣＰ２´（静電容量値Ｃｂ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）および容量素子ＣＰ３´（静電容量値Ｃｃ´）を合わせた容量が成立する。そして、ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）および容量素子ＣＰ３´（静電容量値Ｃｃ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４（静電容量値Ｃｄ）および容量素子ＣＰ４´（静電容量値Ｃｄ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本変形例４によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、本変形例４では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例４の構成は、前記実施の形態３の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１７４】
＜変形例５におけるアンテナスイッチの回路構成＞
本変形例５では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間およびソース領域とドレイン領域の間とに容量素子を接続する例について説明する。
【０１７５】
図３０は、本変形例５におけるアンテナスイッチＡＳＷの回路構成を示す図である。図３０に示すように、本変形例５におけるアンテナスイッチＡＳＷは、前記実施の形態３におけるアンテナスイッチＡＳＷとほぼ同様の構成をしている。つまり、図３０に示す本変形例５におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１７６】
ただし、本変形例５では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間と、ゲート電極とドレイン領域の間と、ソース領域とドレイン領域の間に容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域の間に容量素子ＣＰ１（静電容量値Ｃａ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ１´（静電容量値Ｃａ´）が接続され、ＭＩＳＦＥＴＱＮ１のゲート電極とドレイン領域の間に容量素子ＣＰ１´´（静電容量値Ｃａ´´）が接続されている。同様に、ＭＩＳＦＥＴＱＮ２のソース領域とドレイン領域の間に容量素子ＣＰ２（静電容量値Ｃｂ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ２´（静電容量値Ｃｂ´）が接続され、ＭＩＳＦＥＴＱＮ２のゲート電極とドレイン領域の間に容量素子ＣＰ２´´（静電容量値Ｃｂ´´）が接続されている。また、ＭＩＳＦＥＴＱＮ３のソース領域とドレイン領域の間に容量素子ＣＰ３（静電容量値Ｃｃ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ３´（静電容量値Ｃｃ´）が接続され、ＭＩＳＦＥＴＱＮ３のゲート電極とドレイン領域の間に容量素子ＣＰ３´´（静電容量値Ｃｃ´´）が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域とドレイン領域の間に容量素子ＣＰ４（静電容量値Ｃｄ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ４´（静電容量値Ｃｄ´）が接続され、ＭＩＳＦＥＴＱＮ４のゲート電極とドレイン領域の間に容量素子ＣＰ４´´（静電容量値Ｃｄ´´）が接続されている。このとき、［Ｃａ＋Ｃａ´Ｃａ´´／（Ｃａ´＋Ｃａ´´）］＞[Ｃｂ＋Ｃｂ´Ｃｂ´´／（Ｃｂ´＋Ｃｂ´´）]＞［Ｃｃ＋Ｃｃ´Ｃｃ´´／（Ｃｃ´＋Ｃｃ´´）＞［Ｃｄ＋Ｃｄ´Ｃｄ´´／（Ｃｄ´＋Ｃｄ´´）］が成立している。
【０１７７】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１（静電容量値Ｃａ）、容量素子ＣＰ１´（静電容量値Ｃａ´）および容量素子ＣＰ１´´（静電容量値Ｃａ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）、容量素子ＣＰ２´（静電容量値Ｃｂ´）および容量素子ＣＰ２´´（静電容量値Ｃｂ´´）を合わせた容量が成立する。さらに、ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）、容量素子ＣＰ２´（静電容量値Ｃｂ´）および容量素子ＣＰ２´´（静電容量値Ｃｂ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）、容量素子ＣＰ３´（静電容量値Ｃｃ´）および容量素子ＣＰ３´´（静電容量値Ｃｃ´´）を合わせた容量が成立する。そして、ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）、容量素子ＣＰ３´（静電容量値Ｃｃ´）および容量素子ＣＰ３´´（静電容量値Ｃｃ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４（静電容量値Ｃｄ）、容量素子ＣＰ４´（静電容量値Ｃｄ´）および容量素子ＣＰ４´´（静電容量値Ｃｄ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本変形例５によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、本変形例５では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間、ソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とドレイン領域の間に形成された容量素子と、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例５の構成は、前記実施の形態３の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１７８】
（実施の形態４）
前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をソース領域とドレイン領域の間上に１本の単位ゲート電極が形成されているシングルゲート構造のＭＩＳＦＥＴから構成する例について説明した。本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をソース領域とドレイン領域の間上に複数本の単位ゲート電極が形成されているマルチゲート構造のＭＩＳＦＥＴから構成する例について説明する。
【０１７９】
マルチゲート構造のＭＩＳＦＥＴには、ソース領域とドレイン領域の間上に２本の単位ゲート電極が形成されているデュアルゲート構造のＭＩＳＦＥＴや、ソース領域とドレイン領域の間上に３本の単位ゲート電極が形成されているトリプルゲート構造のＭＩＳＦＥＴなどが存在する。以下の説明では、マルチゲート構造のＭＩＳＦＥＴの一例として、デュアルゲート構造のＭＩＳＦＥＴを例に挙げて説明する。
【０１８０】
本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴから形成するものである。
【０１８１】
図３１は、本実施の形態４におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。図３１において、デュアルゲート構造のＭＩＳＦＥＴＱＭは、ソース配線ＳＬとドレイン配線ＤＬとに接続されており、ソース配線ＳＬとドレイン配線ＤＬが交互に位置するように配置されている。そして、ソース配線ＳＬとドレイン配線ＤＬの間に単位ゲート電極Ｇ１および単位ゲート電極Ｇ２が形成されている。ソース配線ＳＬにはプラグＰＬＧ１を介してＭＩＳＦＥＴＱＭのソース領域（図３１では図示せず）が接続され、ドレイン配線ＤＬにはプラグＰＬＧ２を介してＭＩＳＦＥＴＱＭのドレイン領域（図３１では図示せず）が接続されている。
【０１８２】
次に、デュアルゲート構造のＭＩＳＦＥＴＱＭの断面構造について説明する。図３２は、ＭＩＳＦＥＴＱＭの断面を示す断面図である。図３２において、半導体基板（支持基板）ＳＵＢ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この半導体基板ＳＵＢと埋め込み絶縁層ＢＯＸとシリコン層とによりＳＯＩ基板が形成されている。そして、このＳＯＩ基板上にＭＩＳＦＥＴＱＭが形成されている。ＳＯＩ基板のシリコン層には、ボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ｐ型不純物であるボロンなどを導入したｐ型半導体領域から形成されている。ボディ領域ＢＤの第１領域上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇ１が形成されている。同様に、ボディ領域ＢＤの第２領域上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇ２が形成されている。
【０１８３】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極Ｇ１および単位ゲート電極Ｇ２は、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳとの積層膜から形成されている。単位ゲート電極Ｇ１や単位ゲート電極Ｇ２の一部を構成するコバルトシリサイド膜ＣＳは、単位ゲート電極Ｇ１や単位ゲート電極Ｇ２の低抵抗化のために形成されている。
【０１８４】
続いて、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、単位ゲート電極Ｇ１の右下にあるシリコン層内には低濃度不純物拡散領域ＥＸ１ｄが形成されている。一方、単位ゲート電極Ｇ２の左下にあるシリコン層内には、低濃度不純物拡散領域ＥＸ１ｓが形成されている。そして、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２に挟まれたシリコン層内には、低濃度不純物拡散領域ＥＸ１が形成されている。
【０１８５】
さらに、低濃度不純物拡散領域ＥＸ１ｄの外側には、高濃度不純物拡散領域ＮＲ１ｄが形成され、低濃度不純物拡散領域ＥＸ１ｓの外側には、高濃度不純物拡散領域ＮＲ１ｓが形成されている。また、低濃度不純物拡散領域ＥＸ１の中央部には、高濃度不純物拡散領域ＮＲ１が形成されている。これらの高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。低濃度不純物拡散領域ＥＸ１ｓと高濃度不純物拡散領域ＮＲ１ｓとコバルトシリサイド膜ＣＳによりソース領域ＳＲが形成され、低濃度不純物拡散領域ＥＸ１ｄと高濃度不純物拡散領域ＮＲ１ｄとコバルトシリサイド膜ＣＳによりドレイン領域ＤＲが形成される。
【０１８６】
低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄ、ＥＸ１および高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１は、ともに、例えば、リンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄ、ＥＸ１に導入されている不純物の濃度は、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１に導入されている不純物の濃度よりも小さくなっている。
【０１８７】
本実施の形態１におけるデュアルゲート構造のＭＩＳＦＥＴＱＭは上記のように構成されており、以下に、ＭＩＳＦＥＴＱＭ上に形成される配線構造について説明する。図３２において、本実施の形態４におけるＭＩＳＦＥＴＱＭを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ＩＬにはソース領域ＳＲに達するコンタクトホールＣＮＴや、ドレイン領域ＤＲに達するコンタクトホールＣＮＴが形成されている。そして、コンタクトホールＣＮＴ内にチタン／窒化チタン膜およびタングステン膜が埋め込まれてプラグＰＬＧ１、ＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ上には配線Ｌ１（ソース配線ＳＬ、ドレイン配線ＤＬ）が形成されている。例えば、配線Ｌ１は、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成される。さらに、この配線Ｌ１上に多層配線が形成されるが、図３２では省略している。以上のようにして、本実施の形態４におけるデュアルゲート構造のＭＩＳＦＥＴＱＭが形成されている。
【０１８８】
このように構成されているデュアルゲート構造のＭＩＳＦＥＴＱＭの利点は、シングルゲート構造のＭＩＳＦＥＴに比べて占有面積を小さくできる点にある。具体的に、図２３に示すシングルゲート構造のＭＩＳＦＥＴＱＮでは、２本の単位ゲート電極の間にプラグＰＬＧ１が形成されている。これに対し、図３２に示すデュアルゲート構造のＭＩＳＦＥＴＱＭでは、２本の単位ゲート電極Ｇ１および単位ゲート電極Ｇ２の間にプラグが形成されないことから、プラグの形成領域を確保する必要がなく、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２の間の間隔を狭めることができる。したがって、デュアルゲート構造のＭＩＳＦＥＴＱＭでは、シングルゲート構造のＭＩＳＦＥＴＱＮに比べて占有面積を小さくできる利点があることがわかる。
【０１８９】
このような利点を有するデュアルゲート構造のＭＩＳＦＥＴＱＭに本願発明の技術的思想を適用する場合、以下のようになる。すなわち、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成し、デュアルゲート構造の複数のＭＩＳＦＥＴＱＭにおいて、フィンガ（単位ゲート電極Ｇ１や単位ゲート電極Ｇ２）のフィンガ長を一定とする一方、フィンガの本数を変える。これにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴＱＭから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＭになるに連れて、ＭＩＳＦＥＴＱＭのゲート幅が大きくなるように構成する。この結果、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５（複数のＭＩＳＦＥＴＱＭ）のそれぞれに印加される電圧振幅を均一にすることができる。
【０１９０】
なお、本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成する例について説明したが、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち一部をシングルゲート構造のＭＩＳＦＥＴＱＮから構成し、他の一部をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成することもできる。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９２】
前記実施の形態では、ＳＯＩ基板上に形成された電界効果トランジスタからアンテナスイッチを構成する例について説明したが、本願発明の技術的思想は、例えば、化合物半導体基板上に形成された電界効果トランジスタからアンテナスイッチを構成する場合にも適用することができる。化合物半導体基板では半絶縁性基板を使用している。半絶縁性基板とは、化合物半導体であるＧａＡｓ基板から構成される以下に示すような基板である。つまり、禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子および正孔が固定され、伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。ＧａＡｓ基板では、Ｃｒ、Ｉｎ、酸素などを添加したり、過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。この半絶縁性基板によれば、対ＧＮＤによる寄生容量を低減できる。ただし、その場合であっても、本願発明の技術的思想を適用することにより、直列接続された各ＭＩＳＦＥＴに印加される電圧振幅の不均一性を抑制することにより、さらなる高次高調波の発生を抑制することができる。
【０１９３】
さらに、前記実施の形態では、ＭＩＳＦＥＴに代表される電界効果トランジスタを例に挙げて説明したが、接合ＦＥＴ（ＪＦＥＴ）、ＨＥＭＴ、あるいは、バイポーラトランジスタを使用する場合にも本発明の技術的思想を適用することができる。
【産業上の利用可能性】
【０１９４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１９５】
１ 携帯電話機
１Ｓ 半導体基板
ＡＮＴ アンテナ
ＡＮＴ（ＯＵＴ）アンテナ端子
ＡＳＷ アンテナスイッチ
ＢＢＵ ベースバンド部
ＢＤ ボディ領域
ＢＯＸ 埋め込み絶縁層
ＢＶｄｓ 耐圧
Ｃｇｓ 容量
Ｃｇｄ 容量
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＮＴ コンタクトホール
Ｃｏｆｆ１ オフ容量
Ｃｏｆｆ２ オフ容量
Ｃｏｆｆ３ オフ容量
Ｃｏｆｆ４ オフ容量
Ｃｏｆｆ５ オフ容量
Ｃｐａｒａ１ 寄生容量
Ｃｐａｒａ２ 寄生容量
Ｃｐａｒａ３ 寄生容量
Ｃｐａｒａ４ 寄生容量
Ｃｐａｒａ５ 寄生容量
ＣＰ１ 容量素子
ＣＰ１´ 容量素子
ＣＰ１´´ 容量素子
ＣＰ２ 容量素子
ＣＰ２´ 容量素子
ＣＰ２´´ 容量素子
ＣＰ３ 容量素子
ＣＰ３´ 容量素子
ＣＰ３´´ 容量素子
ＣＰ４ 容量素子
ＣＰ４´ 容量素子
ＣＰ４´´ 容量素子
Ｃａ 静電容量
Ｃａ´ 静電容量
Ｃａ´´ 静電容量
Ｃｂ 静電容量
Ｃｂ´ 静電容量
Ｃｂ´´ 静電容量
Ｃｃ 静電容量
Ｃｃ´ 静電容量
Ｃｃ´´ 静電容量
Ｃｄ 静電容量
Ｃｄ´ 静電容量
Ｃｄ´´ 静電容量
Ｃｄｓ 配線間容量
Ｃｇｄ 容量
Ｃｇｓ 容量
ＣＳ コバルトシリサイド膜
ＣＵ 制御部
ＤＬ ドレイン配線
ＤＬ１ ドレイン配線
ＤＬ２ ドレイン配線
ＤＬ３ ドレイン配線
ＤＬ４ ドレイン配線
ＤＬ５ ドレイン配線
ＤＲ ドレイン領域
ＥＸ１ 低濃度不純物拡散領域
ＥＸ１ｄ 低濃度不純物拡散領域
ＥＸ１ｓ 低濃度不純物拡散領域
ＦＧ フィンガ
ＦＬ フィンガ長
ＦＬ１ フィンガ長
ＦＬ２ フィンガ長
ＦＬ３ フィンガ長
ＦＬ４ フィンガ長
ＦＬ５ フィンガ長
Ｇ 単位ゲート電極
Ｇ１ 単位ゲート電極
Ｇ２ 単位ゲート電極
ＧＥ ゲート電極
ＧＮＤ（ＲＸ） ＧＮＤ端子
ＧＮＤ（ＴＸ） ＧＮＤ端子
ＧＯＸ１ ゲート絶縁膜
ＧＲ ゲート抵抗
ＨＰＡ 電力増幅器
ＨＰＡ１ 電力増幅器
ＨＰＡ２ 電力増幅器
ＩＦＵ インターフェース部
ＩＬ 層間絶縁膜
ＬＮＡ 低雑音増幅器
ＬＮＡ１ 低雑音増幅器
ＬＮＡ２ 低雑音増幅器
Ｌ１ 配線
ＮＲ１ 高濃度不純物拡散領域
ＮＲ１ｄ 高濃度不純物拡散領域
ＮＲ１ｓ 高濃度不純物拡散領域
ＰＣ 受動部品
ＰＦ ポリシリコン膜
Ｐｉｎ 電力
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
Ｑ 電荷量
Ｑａ 電荷量
ＱＭ ＭＩＳＦＥＴ
ＱＮ ＭＩＳＦＥＴ
ＱＮ１ ＭＩＳＦＥＴ
ＱＮ２ ＭＩＳＦＥＴ
ＱＮ３ ＭＩＳＦＥＴ
ＱＮ４ ＭＩＳＦＥＴ
ＱＮ５ ＭＩＳＦＥＴ
ＲＦＩＣ ＲＦ集積回路部
ＲＦＭ ＲＦモジュール
ＲＸ 受信端子
ＲＸ１ 受信端子
ＲＸ２ 受信端子
ＳＥ（ＲＸ） ＲＸシリーズトランジスタ
ＳＥ（ＴＸ） ＴＸシリーズトランジスタ
ＳＨ（ＲＸ） ＲＸシャントトランジスタ
ＳＨ（ＴＸ） ＴＸシャントトランジスタ
ＳＬ ソース配線
ＳＬ１ ソース配線
ＳＬ２ ソース配線
ＳＬ３ ソース配線
ＳＬ４ ソース配線
ＳＬ５ ソース配線
ＳＲ ソース領域
ＳＵＢ 半導体基板
ＳＷ サイドウォール
ＴＸ 送信端子
ＴＸ１ 送信端子
ＴＸ２ 送信端子
Ｖｇｄ 電圧
Ｖｇｓ 電圧
ＶＬ（ｐｅａｋ） 電圧振幅
ＶＬ１（ｐｅａｋ） 電圧振幅
ＶＬ２（ｐｅａｋ） 電圧振幅
ＶＬ３（ｐｅａｋ） 電圧振幅
ＶＬ４（ｐｅａｋ） 電圧振幅
ＶＬ５（ｐｅａｋ） 電圧振幅
ＶＲＸ 制御端子
ＶＴＸ 制御端子
ＷＢ 配線基板
Ｗｇ ゲート幅
ＺＬ 負荷
Ｚ０ 負荷
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、例えば、無線通信機器に搭載されるアンテナスイッチを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−１１３２０号公報（特許文献１）には、直列に接続された複数段の電界効果トランジスタのうち、一部の電界効果トランジスタのゲート幅を他の電界効果トランジスタのゲート幅よりも狭く設定するとともに、狭く設定した電界効果トランジスタのゲート−ドレイン間、および、ゲート−ソース間に固定容量のコンデンサを接続する構成が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯（ＧＳＭ（Global System for Mobile communications）帯、ＰＣＳ（Personal Communication Services）帯など）や変調方式（ＧＳＭ、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）など）が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応する必要がある。このことから、携帯電話機では、これらの送受信信号の送信と受信とを１つのアンテナで共用し、アンテナスイッチによってアンテナとの接続を切り替えることが行なわれている。
【０００５】
例えば、携帯電話機においては、送信信号の電力が１Ｗを超えるなど大電力になることが普通であり、アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【０００６】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。
【０００７】
本発明の目的は、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備える。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する。このとき、複数の前記第３電界効果トランジスタにおいて、少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっているものである。
【００１１】
また、代表的な実施の形態による半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備える。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する。さらに、複数の前記第３電界効果トランジスタのうち、少なくとも一部の前記第３電界効果トランジスタのソース領域とドレイン領域の間に容量素子が接続されている。このとき、複数の前記第３電界効果トランジスタにおいて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間には容量素子が接続されているものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
アンテナスイッチで発生する高調波歪みをできるだけ低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における携帯電話機の構成を示すブロック図である。
【図２】デュアルバンド構造の携帯電話機の構成を示すブロック図である。
【図３】比較例におけるアンテナスイッチの回路構成を示す図である。
【図４】ＴＸシャントトランジスタとＲＸシリーズトランジスタに同等の電圧振幅が印加されることを説明する図である。
【図５】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに電圧振幅が均等に分配される理想状態を示す図である。
【図６】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅が不均一になる状態を示す図である。
【図７】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じるメカニズムを説明する図である。
【図８】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じる結果、高次高調波が発生することを説明する図である。
【図９】ソース−ゲート間容量やドレイン−ゲート間容量に電圧依存性が存在することを示す図である。
【図１０】ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が生じる結果、高次高調波が発生することを説明する図である。
【図１１】実施の形態１におけるアンテナスイッチの回路構成を示す図である。
【図１２】本実施の形態１によれば、ＴＸシャントトランジスタを構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一が抑制されるメカニズムを説明する図である。
【図１３】送信端子とＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴのゲート幅との関係を示すグラフである。
【図１４】送信端子とＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴに印加される電圧振幅との関係を示すグラフである。
【図１５】実施の形態１におけるＲＦモジュールの実装構成を示す斜視図である。
【図１６】実施の形態１におけるアンテナスイッチを形成した半導体チップを示す平面図である。
【図１７】比較例におけるアンテナスイッチを形成した半導体チップを示す平面図である。
【図１８】実施の形態１におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図１９】変形例１におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２０】本変形例２におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２１】本変形例３におけるＴＸシャントトランジスタのレイアウト構成を示す平面図である。
【図２２】実施の形態１におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。
【図２３】実施の形態１におけるＭＩＳＦＥＴの断面を示す断面図である。
【図２４】実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの２次高調波歪の入力電力に対する依存性を示すグラフである。
【図２５】実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの３次高調波歪の入力電力に対する依存性を示すグラフである。
【図２６】実施の形態２におけるアンテナスイッチの回路構成を示す図である。
【図２７】実施の形態３におけるアンテナスイッチの回路構成を示す図である。
【図２８】実施の形態３におけるＴＸシャントトランジスタと容量素子のレイアウト構成を示す平面図である。
【図２９】変形例４におけるアンテナスイッチの回路構成を示す図である。
【図３０】変形例５におけるアンテナスイッチの回路構成を示す図である。
【図３１】実施の形態４におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。
【図３２】実施の形態４におけるＭＩＳＦＥＴの断面を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、制御部ＣＵ、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣ、電力増幅器ＨＰＡ、低雑音増幅器ＬＮＡ、アンテナスイッチＡＳＷおよびアンテナＡＮＴを有している。
【００２１】
インターフェース部ＩＦＵは、ユーザ（通話者）からの音声信号を処理する機能を有している。すなわち、インターフェース部ＩＦＵは、ユーザと携帯電話機とのインターフェースをとる機能を有している。そして、ベースバンド部ＢＢＵは、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。さらに、制御部ＣＵは、ベースバンド部ＢＢＵと接続されており、ベースバンド部ＢＢＵにおけるベースバンド信号の信号処理を制御する機能を有している。
【００２２】
ＲＦ集積回路部ＲＦＩＣは、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。このとき、制御部ＣＵは、ＲＦ集積回路部ＲＦＩＣとも接続されており、ＲＦ集積回路部ＲＦＩＣにおける送信信号の変調や受信信号の復調を制御する機能も有している。
【００２３】
電力増幅器ＨＰＡは、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。一方、低雑音増幅器ＬＮＡは、受信信号に含まれるノイズを増幅することなく、受信信号を増幅するように構成されている。
【００２４】
アンテナスイッチＡＳＷは、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナＡＮＴは、電波を送受信するためのものである。アンテナスイッチＡＳＷは、例えば、送信端子ＴＸと受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）を有している。この送信端子ＴＸは電力増幅器ＨＰＡと接続されており、受信端子ＲＸは低雑音増幅器ＬＮＡと接続されている。さらに、アンテナ端子ＡＮＴ（ＯＵＴ）はアンテナＡＮＴと電気的に接続されている。アンテナスイッチＡＳＷは制御部ＣＵと接続されており、アンテナスイッチＡＳＷにおけるスイッチの切り替え動作は、制御部ＣＵによって制御されている。
【００２５】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。インターフェース部ＩＦＵを介して音声信号などの信号がベースバンド部ＢＢＵに入力されると、ベースバンド部ＢＢＵは、音声信号などのアナログ信号をデジタル処理する。これにより、生成されたベースバンド信号は、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦ集積回路部ＲＦＩＣから電力増幅器（ＲＦモジュール）ＨＰＡに出力される。電力増幅器ＨＰＡに入力した無線周波数の信号は、電力増幅器ＨＰＡで増幅された後、アンテナスイッチＡＳＷを介してアンテナＡＮＴより送信される。具体的に、アンテナスイッチＡＳＷでは、電力増幅器ＨＰＡと電気的に接続されている送信端子ＴＸをアンテナＡＮＴと電気的に接続するようにスイッチの切り替えが行なわれる。これにより、電力増幅器ＨＰＡで増幅された無線周波数の信号はアンテナスイッチＡＳＷを介してアンテナＡＮＴから送信される。
【００２６】
次に、信号を受信する場合について説明する。アンテナＡＮＴにより受信された無線周波数の信号（受信信号）は、アンテナスイッチＡＳＷを介して低雑音増幅器ＬＮＡに入力される。具体的に、アンテナスイッチＡＳＷでは、アンテナＡＮＴと受信端子ＲＸとを電気的に接続するようにスイッチの切り替えが行なわれる。これにより、アンテナＡＮＴで受信した受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸに伝達される。アンテナスイッチＡＳＷの受信端子ＲＸは、低雑音増幅器ＬＮＡと接続されているので、受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸから低雑音増幅器ＬＮＡに入力される。そして、受信信号は低雑音増幅器ＬＮＡで増幅された後、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦ集積回路部ＲＦＩＣからベースバンド部ＢＢＵに出力される。このベースバンド信号がベースバンド部ＢＢＵで処理され、インターフェース部ＩＦＵを介して携帯電話機１から音声信号が出力される。以上は、シングルバンドの信号を送受信する携帯電話機１の簡単な構成およびその動作である。
【００２７】
近年、携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯や変調方式が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応するものが存在する。
【００２８】
図２は、例えば、デュアルバンドの信号を送受信する携帯電話機１の構成を示すブロック図である。図２に示す携帯電話機１の構成は、図１に示す携帯電話機１の基本構成とほぼ同様である。異なる点は、複数の異なる周波数帯の信号を送受信するために、それぞれの周波数帯の信号に対応し電力増幅器と低雑音増幅器が設けられている点である。例えば、複数の異なる周波数帯の信号として第１周波数帯の信号と第２周波数帯の信号がある。第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号である。一方、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。
【００２９】
図２に示す携帯電話機１において、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣおよび制御部ＣＵは、第１周波数帯の信号と第２周波数帯の信号とを信号処理できるように構成されている。そして、第１周波数帯の信号に対応して電力増幅器ＨＰＡ１と低雑音増幅器ＬＮＡ１が設けられており、第２周波数帯の信号に対応して電力増幅器ＨＰＡ２と低雑音増幅器ＬＮＡ２が設けられている。すなわち、図２に示すデュアルバンド方式の携帯電話機１では、異なる複数の周波数帯の信号に対応して２つの送信経路と２つの受信経路が存在する。
【００３０】
したがって、アンテナスイッチＡＳＷでは切り替え端子が４つ存在することになる。つまり、第１周波数帯の送信信号に対応して送信端子ＴＸ１が設けられており、第１周波数帯の受信信号に対応して受信端子ＲＸ１が設けられている。そして、第２周波数帯の送信信号に対応して送信端子ＴＸ２が設けられており、第２周波数帯の受信信号に対応して受信端子ＲＸ２が設けられている。このようにアンテナスイッチＡＳＷには４つの切り替え端子が存在するが、これらの端子の切り替えは制御部ＣＵによって制御される。以上は、デュアルバンドの信号を送受信する携帯電話機１の簡単な構成であり、その動作はシングルバンドの信号を送受信する携帯電話機１と同様である。
【００３１】
＜比較例におけるアンテナスイッチの回路構成＞
次に、アンテナスイッチの回路構成について説明する。本明細書では、図１に示すシングルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成について主に説明するが、図２に示すデュアルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成もほぼ同様である。
【００３２】
図３は、本発明者が検討した比較例におけるアンテナスイッチＡＳＷの回路構成を示す図である。図３に示すように、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、比較例におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【００３３】
送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＴＸシリーズトランジスタＳＥ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）ＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ側の領域をドレイン領域とし、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＴＸシリーズトランジスタＳＥ（ＴＸ）では、制御端子ＶＴＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＴＸシリーズトランジスタＳＥ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００３４】
ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ１）は同一であり、このゲート幅（Ｗｇ＝Ｗ１）は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを電気的に接続して送信信号を伝達する場合、送信経路のオン抵抗を低減して電力損失を低減させることができる。
【００３５】
続いて、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＲＸシリーズトランジスタＳＥ（ＲＸ）も、例えば、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をドレイン領域とし、受信端子ＲＸ側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＲＸシリーズトランジスタＳＥ（ＲＸ）では、制御端子ＶＲＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＲＸシリーズトランジスタＳＥ（ＲＸ）は、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００３６】
ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ２）も同一であり、このゲート幅（Ｗｇ＝Ｗ２）は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを電気的に接続して受信信号を伝達する場合、受信経路のオン抵抗を低減して電力損失を低減させることができる。
【００３７】
次に、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。この場合、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のソース領域とドレイン領域とは対称になっているが、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５においては、送信端子ＴＸ側の領域をドレイン領域とし、ＧＮＤ端子側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００３８】
ここで、上述したＴＸシリーズトランジスタＳＥ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間で、送信信号を伝達する送信経路の接続／非接続を切り替えるスイッチとして機能することからアンテナスイッチＡＳＷとして必要な構成要素である。これに対し、ＴＸシャントトランジスタＳＨ（ＴＸ）は送信端子ＴＸとＧＮＤ端子との間の接続／非接続を切り替えるものであり、送信端子ＴＸとＧＮＤ端子間の経路は直接送信信号が伝達されないことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を設ける必要があるのか疑問となる。しかし、ＴＸシャントトランジスタＳＨ（ＴＸ）は、アンテナで受信信号を受信する際に重要な機能を有しているのである。
【００３９】
以下では、ＴＸシャントトランジスタＳＨ（ＴＸ）の機能について説明する。アンテナから受信信号を受信する場合、アンテナスイッチＡＳＷでは、ＲＸシリーズトランジスタＳＥ（ＲＸ）をオンしてアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとを電気的に接続する。これにより、アンテナで受信された受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸを介して受信回路に伝達される。このとき、送信経路側には受信信号を伝達させない必要があるので、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの間に設けられているＴＸシリーズトランジスタＳＥ（ＴＸ）はオフされる。これにより、アンテナからアンテナ端子ＡＮＴ（ＯＵＴ）に入力された受信信号は、送信端子ＴＸ側には伝達されない。ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフすることにより、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの送信経路は電気的に遮断されるので、理想的には受信信号が送信経路に漏れこむことはないと考えられる。しかし、実際には、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフしているということは、電気的にＭＩＳＦＥＴＱＮのソース領域とドレイン領域の間にオフ容量が発生しているとみなすことができる。このため、高周波信号である受信信号は、このオフ容量を介して送信端子ＴＸ側に漏れるのである。受信信号の電力は小さいので、効率良くアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達させることが望ましい。すなわち、ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量を介した受信信号の送信端子ＴＸ側への漏れこみを抑制する必要がある。特に、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成する各ＭＩＳＦＥＴＱＮのゲート幅はオン抵抗を低減する観点から大きくなっている。このようにＭＩＳＦＥＴＱＮのゲート幅が大きくなっていることは、言い換えれば、オフ容量が大きくなるとも言える。いまの場合、ＴＸシリーズトランジスタＳＥ（ＴＸ）は５つのＭＩＳＦＥＴＱＮを直列に接続しているので、ＴＸシリーズトランジスタＳＥ（ＴＸ）の合成容量は、１つのＭＩＳＦＥＴＱＮのオフ容量よりも小さくなるものの、ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量は無視できないくらいに大きくなる。ＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量が大きくなるということは、それだけ、高周波信号である受信信号が漏れこみやすくなることを意味している。したがって、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を設ける構成だけでは、受信信号の漏れこみを充分に抑制することができないのである。
【００４０】
そこで、送信端子ＴＸとＧＮＤ端子との間にＴＸシャントトランジスタＳＨ（ＴＸ）を設けているのである。つまり、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフしている状態でも受信信号が送信端子ＴＸ側に漏れこむが、送信端子ＴＸ側に漏れこんだ受信信号を送信端子ＴＸで充分に反射させることができれば、送信端子ＴＸ側に漏れこむ受信信号を抑制できるのである。すなわち、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸにおける受信信号の反射を充分に行なう目的で設けられているのである。
【００４１】
送信端子ＴＸにおいて高周波信号である受信信号を充分に反射させるには、送信端子ＴＸをＧＮＤに接地することで実現できる。言い換えれば、送信端子ＴＸとＧＮＤ端子との間をできるだけ低インピーダンス状態にすることができれば、送信端子ＴＸでの受信信号の反射を充分に行なうことができるのである。このため、受信時に送信端子ＴＸ側では、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオフするとともに、ＴＸシャントトランジスタＳＨ（ＴＸ）をオンすることにより、送信端子ＴＸとＧＮＤ端子とを電気的に接続しているのである。これにより、送信端子ＴＸ側に受信信号が漏れこんできても送信端子ＴＸで充分に反射させることができるので、送信端子ＴＸ側に漏れこむ受信信号を抑制することできる。
【００４２】
ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。ここで、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を直列に接続しているのは、送信時に送信端子ＴＸに大電力の送信信号が流れる関係上、送信端子ＴＸとＧＮＤ端子との間には大きな電圧振幅が印加されるからである。すなわち、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を直列に接続することにより、送信端子ＴＸとＧＮＤ端子との間に大きな電圧振幅が印加される場合であっても、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅を耐圧以下にすることができるようにしたものである。さらに、ＴＸシャントトランジスタＳＨ（ＴＸ）においても、オン抵抗を低減することが望ましい。なぜなら、ＴＸシャントトランジスタＳＨ（ＴＸ）をオンした場合、送信端子ＴＸとＧＮＤ端子が電気的に接続されることになるが、この場合、ＴＸシャントトランジスタＳＨ（ＴＸ）のオン抵抗が大きいと、送信端子ＴＸとＧＮＤ端子との間のインピーダンスが大きくなってしまう結果、送信端子ＴＸ側に漏れてくる受信信号を送信端子ＴＸで充分に反射できなくなるからである。したがって、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅を、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることが考えられる。
【００４３】
ところが、実際には、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅は、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも１／１０程度に小さくなっている。これは、以下に示す理由による。すなわち、送信信号をアンテナから送信する場合、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオンすることにより、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）を電気的に接続する。このとき、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この場合、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成しているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅を大きくすると、オフ容量が大きくなる。ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量が大きくなるということは、送信端子ＴＸからＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量を介してＧＮＤ端子へ漏れ出る送信信号が増加することを意味する。つまり、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅は、送信端子ＴＸからＧＮＤ端子へ漏れ出る送信信号の増加を抑制する必要があることから、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることができないのである。以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅（Ｗｇ＝Ｗ３）は、ＴＸシリーズトランジスタＳＥ（ＴＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも小さくなっている。なお、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅（Ｗｇ＝Ｗ３）は同一となっている。
【００４４】
続いて、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。この場合、ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、受信端子ＲＸ側の領域をドレイン領域とし、ＧＮＤ端子側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００４５】
ここで、送信時においてＲＸシリーズトランジスタＳＥ（ＴＸ）をオフしている状態でも、ＲＸシリーズトランジスタＳＥ（ＲＸ）にはオフ容量があることから、送信信号が受信端子ＲＸ側に漏れこむが、受信端子ＲＸ側に漏れこんだ送信信号を受信端子ＲＸで充分に反射させることができれば、受信端子ＲＸ側に漏れこむ送信信号を抑制できるのである。すなわち、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）は、受信端子ＲＸにおける送信信号の反射を充分に行なう目的で設けられているのである。
【００４６】
受信端子ＲＸにおいて高周波信号である送信信号を充分に反射させるには、受信端子ＲＸをＧＮＤに接地することで実現できる。言い換えれば、受信端子ＲＸとＧＮＤ端子との間をできるだけ低インピーダンス状態にすることができれば、受信端子ＲＸでの送信信号の反射を充分に行なうことができるのである。このため、送信時に受信端子ＲＸ側では、ＲＸシリーズトランジスタＳＥ（ＲＸ）をオフするとともに、ＲＸシャントトランジスタＳＨ（ＲＸ）をオンすることにより、受信端子ＲＸとＧＮＤ端子とを電気的に接続しているのである。これにより、受信端子ＲＸ側に送信信号が漏れこんできても受信端子ＲＸで充分に反射させることができるので、受信端子ＲＸ側に漏れこむ送信信号を抑制することできる。
【００４７】
ＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。ここで、ＴＸシャントトランジスタＳＨ（ＴＸ）と異なり、複数のＭＩＳＦＥＴＱＮを直列に接続していないのは、受信時に受信端子ＲＸには微小電力の受信信号しか流れない関係上、１つのＭＩＳＦＥＴＱＮでも充分に耐圧を確保できるからである。さらに、ＲＸシャントトランジスタＳＨ（ＲＸ）でも、オン抵抗を低減することが望ましい。つまり、ＲＸシャントトランジスタＳＨ（ＲＸ）をオンした場合、受信端子ＲＸとＧＮＤ端子が電気的に接続されることになるが、この場合、ＲＸシャントトランジスタＳＨ（ＲＸ）のオン抵抗が大きいと、受信端子ＲＸとＧＮＤ端子との間のインピーダンスが大きくなってしまう結果、受信端子ＲＸ側に漏れてくる送信信号を受信端子ＲＸで充分に反射できなくなるからである。ただし、ＲＸシャントトランジスタＳＨ（ＲＸ）でも、オン抵抗を低減するためにゲート幅を大きくしすぎると、アンテナ端子ＡＮＴ（ＯＵＴ）からＲＸシャントトランジスタＳＨ（ＲＸ）のオフ容量を介してＧＮＤ端子へ漏れ出る受信信号が増加してしまう。このため、ＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮ１のゲート幅は、送信端子ＴＸからＧＮＤ端子へ漏れ出る送信信号の増加を抑制する必要があることから、ＴＸシリーズトランジスタＳＥ（ＴＸ）と同様に大きくすることができないのである。以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１つのＭＩＳＦＥＴＱＮのゲート幅（Ｗｇ＝Ｗ４）は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成するＭＩＳＦＥＴＱＮのゲート幅よりも小さくなっている。
【００４８】
比較例におけるアンテナスイッチＡＳＷは上記のように構成されており、以下にその動作について説明する。まず、送信時の動作について説明する。図３において、送信時には、ＴＸシリーズトランジスタＳＥ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）とをオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）とをオフする。これにより、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、送信端子ＴＸからアンテナ端子ＡＮＴ（ＯＵＴ）に向って送信信号が出力される。このとき、ＲＸシリーズトランジスタＳＥ（ＲＸ）はオフしているが、オフ容量が存在するので、高周波信号である送信信号の一部はＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量を介して、受信端子ＲＸ側に漏れ出る。ところが、受信端子ＲＸとＧＮＤ端子とはＲＸシャントトランジスタＳＨ（ＲＸ）がオンしていることから、電気的に接続され、受信端子ＲＸとＧＮＤ端子との間のインピーダンスは低インピーダンス状態となる。このため、受信端子ＲＸ側に漏れ出た送信信号は受信端子ＲＸで充分に反射される。この結果、受信端子ＲＸに漏れ出る送信信号は抑制されるので、送信端子ＴＸから送信信号が効率良くアンテナ端子ＡＮＴ（ＯＵＴ）に伝達される。このようにして、送信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から出力される。
【００４９】
次に、受信時の動作について説明する。図３において、受信時には、ＲＸシリーズトランジスタＳＥ（ＲＸ）とＴＸシャントトランジスタＳＨ（ＴＸ）とをオンし、かつ、ＲＸシャントトランジスタＳＨ（ＲＸ）とＴＸシリーズトランジスタＳＥ（ＴＸ）とをオフする。これにより、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸに向って受信信号が伝達される。このとき、ＴＸシリーズトランジスタＳＥ（ＴＸ）はオフしているが、オフ容量が存在するので、高周波信号である受信信号の一部はＴＸシリーズトランジスタＳＥ（ＴＸ）のオフ容量を介して、送信端子ＴＸ側に漏れ出る。ところが、送信端子ＴＸとＧＮＤ端子とはＴＸシャントトランジスタＳＨ（ＴＸ）がオンしていることから、電気的に接続され、送信端子ＴＸとＧＮＤ端子との間のインピーダンスは低インピーダンス状態となる。このため、送信端子ＴＸ側に漏れ出た受信信号は送信端子ＴＸで充分に反射される。この結果、送信端子ＴＸに漏れ出る受信信号は抑制されるので、アンテナ端子ＡＮＴ（ＯＵＴ）から効率良く受信端子ＲＸ側に伝達される。このようにして、受信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達される。
【００５０】
＜比較例におけるアンテナスイッチの問題点＞
比較例におけるアンテナスイッチＡＳＷは上記のように構成されているが、比較例におけるアンテナスイッチＡＳＷでは送信信号の非線形性（高調波歪み）が増大するという問題点が発生する。アンテナスイッチＡＳＷには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求されるが、比較例におけるアンテナスイッチＡＳＷでは、特に、高次高調波の発生が問題となる。以下に、この問題点が発生するメカニズムについて説明する。
【００５１】
図４は、比較例であるアンテナスイッチＡＳＷの送信時の状態を示す回路図である。図４において、アンテナスイッチＡＳＷのアンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間に接続されている負荷を負荷ＺＬとし、アンテナスイッチＡＳＷの受信端子ＲＸとＧＮＤ端子との間に接続されている負荷を負荷Ｚ０とする。この状態で、アンテナスイッチＡＳＷの送信端子ＴＸから電力Ｐｉｎの送信信号が入力される場合を考える。このとき、アンテナスイッチＡＳＷにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）はオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）はオフしている。したがって、送信端子ＴＸとＧＮＤ端子との間に接続されているＴＸシャントトランジスタＳＨ（ＴＸ）と、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に接続されているＲＸシリーズトランジスタＳＥ（ＲＸ）とには、負荷ＺＬに印加される電圧振幅とほぼ同じ電圧振幅が印加される。この電圧振幅の最大値を電圧振幅ＶＬ（ｐｅａｋ）とする。
【００５２】
ここで、ＴＸシャントトランジスタＳＨ（ＴＸ）に着目すると、ＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子との間に直列に接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されていることから、これらのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに電圧振幅ＶＬ（ｐｅａｋ）が等分に分配されると考えられる。つまり、図５に示すように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に、それぞれ、電圧振幅ＶＬ（ｐｅａｋ）／５が印加されることが理想である。しかし、実際には、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５には均等な電圧振幅ＶＬ（ｐｅａｋ）／５が印加されないのである。実際には、図６に示すように、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５には、それぞれ、電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）が印加される。すなわち、ＭＩＳＦＥＴＱＮ１には電圧振幅ＶＬ１（ｐｅａｋ）が印加され、ＭＩＳＦＥＴＱＮ２には電圧振幅ＶＬ２（ｐｅａｋ）が印加される。同様に、ＭＩＳＦＥＴＱＮ３には電圧振幅ＶＬ３（ｐｅａｋ）が印加され、ＭＩＳＦＥＴＱＮ４には電圧振幅ＶＬ４（ｐｅａｋ）が印加される。さらに、ＭＩＳＦＥＴＱＮ５には電圧振幅ＶＬ５（ｐｅａｋ）が印加される。このとき、電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）は、電圧振幅ＶＬ１（ｐｅａｋ）＞電圧振幅ＶＬ２（ｐｅａｋ）＞電圧振幅ＶＬ３（ｐｅａｋ）＞電圧振幅ＶＬ４（ｐｅａｋ）＞電圧振幅ＶＬ５（ｐｅａｋ）の関係が成立している。つまり、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち、ＧＮＤ端子により近い位置に配置されているトランジスタの方が印加される電圧振幅は小さくなるのである。言い換えれば、送信端子ＴＸにより近い位置に配置されているトランジスタにはより大きな電圧振幅が印加されることになる。具体的に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち、ＭＩＳＦＥＴＱＮ１に印加される電圧振幅ＶＬ１（ｐｅａｋ）が最も大きくなる。
【００５３】
このように同じ構造をしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５であっても、印加される電圧振幅が等分されずに不均一になる理由について説明する。ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅が不均一になる原因は、例えば、以下に示すようなものである。すなわち、それぞれのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の半導体基板（ＧＮＤ電位になっている）に対する寄生容量、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極に接続されているゲート抵抗ＧＲの半導体基板に対する寄生容量、および、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５と接続する配線の半導体基板に対する寄生容量が存在することが原因となっている。これらの寄生容量が存在すると、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５に印加される電圧振幅が不均一になるのである。
【００５４】
図７は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を等価回路で示した図である。つまり、送信端子ＴＸとＧＮＤ端子の間には、直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５からなるＴＸシャントトランジスタＳＨ（ＴＸ）が形成されているが、図７では、送信信号の送信時を示しており、ＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この状態では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５はすべてオフしている。したがって、オフしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表すことができる。したがって、図７では、直列接続されているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を、直列に接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表している。ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は同等の構成をしていることから、等価回路として示している５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５は同等の静電容量値を有している（Ｃｏｆｆ１＝Ｃｏｆｆ２＝Ｃｏｆｆ３＝Ｃｏｆｆ４＝Ｃｏｆｆ５＝Ｃｏｆｆ）。そして、図７では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれにおいて存在する寄生容量（ＧＮＤ電位に対する）を寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５で示している。この寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５は、それぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に対応して形成されている。
【００５５】
図７に示す等価回路図において、送信端子ＴＸに送信信号の電力が加わって、送信端子ＴＸ側に電荷量Ｑが発生した場合を考える。このとき、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在しないと仮定した場合には、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量はすべて同じ電荷量Ｑとなる。したがって、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在しない理想状態では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値が同じで、かつ、蓄積される電荷量が同じ電荷量Ｑであることから、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５のそれぞれに印加される電圧振幅は等しくなる。
【００５６】
しかし、実際には、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在する。このため、例えば、電荷量Ｑのうち寄生容量Ｃｐａｒａ１に電荷量Ｑａが蓄積されることになるので、オフ容量Ｃｏｆｆ１には電荷量Ｑ−Ｑａが蓄えられることになる。さらに、オフ容量Ｃｏｆｆ２には、寄生容量Ｃｐａｒａ２に電荷量Ｑａが蓄積されるので、電荷量Ｑ−２Ｑａが蓄積されることになる。同様にして、オフ容量Ｃｏｆｆ３には電荷量Ｑ−３Ｑａが蓄積され、オフ容量Ｃｏｆｆ４には電荷量Ｑ−４Ｑａが蓄積される。そして、オフ容量Ｃｏｆｆ５には電荷量Ｑ−５Ｑａが蓄積されることになる。このことから、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮すると、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量は相違することになる。具体的には、送信端子ＴＸに最も近いオフ容量Ｃｏｆｆ１に蓄積される電荷量が最も大きく（電荷量Ｑ−Ｑａ）、送信端子ＴＸから離れてＧＮＤ端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、ＧＮＤ端子と接続されているオフ容量Ｃｏｆｆ５に蓄積されている電荷量が最も小さくなる（電荷量Ｑ−５Ｑａ）。このとき、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値は同等であるので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５にそれぞれ印加される電圧振幅はオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量に比例する。いまの場合、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量が異なっているので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Ｃｏｆｆ１に印加される電圧振幅が最も大きくなり、オフ容量Ｃｏｆｆ２〜オフ容量Ｃｏｆｆ４になるにつれて印加される電圧振幅が小さくなる。そして、ＧＮＤ端子に接続されているオフ容量Ｃｏｆｆ５で最も印加される電圧振幅が小さくなる。したがって、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮しない場合には、送信端子ＴＸとＧＮＤ端子の間に印加される最大電圧振幅の１／５がそれぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される最大の電圧振幅となる。これに対し、実際には、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在するので、上述したようにオフ容量Ｃｏｆｆ１〜寄生容量Ｃｏｆｆ５に印加される電圧振幅は不均一となる。例えば、オフ容量Ｃｏｆｆ１は最も大きな電圧が印加されるので、送信端子ＴＸとＧＮＤ端子の間に印加される最大電圧振幅の１／５以上の大きな電圧振幅がオフ容量Ｃｏｆｆ１に印加される最大の電圧振幅となる。
【００５７】
以上のように、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮すると、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になることがわかる。
【００５８】
次に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になると、高次高調波の発生が増大することについて説明する。図８は、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合において、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の等価回路を説明する図である。図８に示すように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が、オフしている場合、ドレイン領域ＤＲとソース領域ＳＲの間に形成されているオフ容量Ｃｏｆｆは、ドレイン領域ＤＲに接続されている配線とソース領域ＳＲに接続されている配線の間に形成されている配線間容量Ｃｄｓと、ドレイン領域ＤＲとゲート電極ＧＥの間に形成されている容量Ｃｇｄと、ソース領域ＳＲとゲート電極ＧＥの間に形成されている容量Ｃｇｓより表すことができる。このとき、配線間容量Ｃｄｓは略一定であるが、ドレイン領域ＤＲとゲート電極ＧＥの間に形成されている容量Ｃｇｄと、ソース領域ＳＲとゲート電極ＧＥの間に形成されている容量Ｃｇｓは、可変容量となる。これは、ソース領域ＳＲとドレイン領域ＤＲを構成する拡散層（半導体領域）に形成される空乏層の幅が変化するためである。つまり、容量Ｃｇｄと容量Ｃｇｓは、印加される電圧値に対して静電容量値の依存性が存在する。
【００５９】
図９は、容量Ｃｇｄ（容量Ｃｇｓ）と、ゲート電極Ｇおよびドレイン領域ＤＲとの間に印加される電圧Ｖｇｄ（ゲート電極Ｇおよびソース領域ＳＲとの間に印加される電圧Ｖｇｓ）との関係を示すグラフである。図９に示すように、例えば、電圧Ｖｇｄ（電圧Ｖｇｓ）に対して、容量Ｃｇｄ（容量Ｃｇｓ）が大きく変化していることがわかる。そして、この容量Ｃｇｄ（容量Ｃｇｓ）に変化を示す曲線をみると非線形成分を多く含む曲線であることがわかる。したがって、電圧Ｖｇｄ（電圧Ｖｇｓ）に印加される電圧振幅が大きくなればなるほど、容量Ｃｇｄ（容量Ｃｇｓ）の静電容量値の変化も大きくなる。この容量Ｃｇｄ（容量Ｃｇｓ）の容量変化は、図９からもわかるように、非線形性であるので、この非線形性の容量Ｃｇｄ（容量Ｃｇｓ）の変化に応じて高次高調波が発生するのである。
【００６０】
ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になる結果、送信端子ＴＸの最も近くに接続されているＭＩＳＦＥＴＱＮ１に印加される電圧振幅が大きくなる。この電圧振幅はＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧振幅である。ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧振幅が大きくなるということは、同時に、ＭＩＳＦＥＴＱＮ１のソース領域とゲート電極との間に印加される電圧振幅やドレイン領域とゲート電極との間に印加される電圧振幅が大きくなることを意味している。したがって、ＭＩＳＦＥＴＱＮ１の電圧Ｖｇｄや電圧Ｖｇｓの変化が大きくなり、それに依存して容量Ｃｇｄ（容量Ｃｇｓ）の容量変化は大きくなる。この結果、容量変化の非線形性を反映して高次高調波が増大するのである。つまり、比較例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅が不均一になることから、送信端子ＴＸの最も近くに接続されているＭＩＳＦＥＴＱＮ１に印加される電圧振幅が必要以上に大きくなり、高次高調波の発生が増大するのである。
【００６１】
さらに、比較例では、高次高調波の発生が増大することについて説明する。例えば、寄生容量が大きい場合などによって、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性は増大する。この場合、例えば、ＭＩＳＦＥＴＱＮ１に印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも非常に大きくなる。このため、ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域との間に印加される電圧が、ＭＩＳＦＥＴＱＮ１の耐圧（ソース領域とドレイン領域との間の耐圧ＢＶｄｓ）を超えることが生じる。一方、例えば、ＧＮＤ端子に接続されているＭＩＳＦＥＴＱＮ５では、印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも小さくなる。このように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が増大すると、特に、大きな電圧振幅が印加されるＭＩＳＦＥＴＱＮ１だけがブレークダウンすることが生じる。すると、ブレークダウンしたＭＩＳＦＥＴＱＮ１からの高次高調波の発生が増大するのである。
【００６２】
図１０は、ブレークダウンしたＭＩＳＦＥＴＱＮ１と、このＭＩＳＦＥＴＱＮ１の電圧波形を対応付けたものと、ブレークダウンしていないＭＩＳＦＥＴＱＮ５と、このＭＩＳＦＥＴＱＮ５の電圧波形を対応付けたものとを示す図である。図１０において、ブレークダウンしていないＭＩＳＦＥＴＱＮ５の電圧波形は正弦波に近い形状となっており非線形成分はほとんど発生しない。これに対し、ブレークダウンしたＭＩＳＦＥＴＱＮ１の電圧波形は正弦波の上部がクリッピングされたように変化するため、非線形性が急激に増加する。このため、ブレークダウンしたＭＩＳＦＥＴＱＮ１からは、非線形性に起因した高次高調波の発生が増大するのである。
【００６３】
以上のように、アンテナスイッチから出力される高次高調波は、主に、オフとなっているＴＸシャントトランジスタＳＨ（ＴＸ）から発生するものであり、特に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が増加すると高次高調波の発生が増大することがわかる。したがって、アンテナスイッチから出力される高次高調波を抑制するには、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性を抑制することができればよいことになる。そこで、以下に示す本実施の形態１におけるアンテナスイッチでは、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性を抑制することができる技術的思想について説明する。
【００６４】
＜本実施の形態１におけるアンテナスイッチの回路構成＞
続いて、本実施の形態１におけるアンテナスイッチの回路構成について説明する。本明細書では、図１に示すシングルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成について主に説明するが、図２に示すデュアルバンド方式の携帯電話機１で使用されるアンテナスイッチＡＳＷの回路構成もほぼ同様である。
【００６５】
図１１は、本実施の形態１におけるアンテナスイッチＡＳＷの回路構成を示す図である。図１１に示すように、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態１におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。アンテナスイッチＡＳＷに形成されている送信端子ＴＸは、図１に示す電力増幅器ＨＰＡと電気的に接続されており、受信端子ＲＸは、図１に示す低雑音増幅器ＬＮＡと電気的に接続されている。このとき、低雑音増幅器ＬＮＡは受信回路の一部であることから、アンテナスイッチＡＳＷの受信端子ＲＸは、受信回路と電気的に接続されているということができる。さらに、アンテナスイッチＡＳＷに形成されているアンテナ端子ＡＮＴ（ＯＵＴ）は、図１に示すアンテナＡＮＴと電気的に接続されている。
【００６６】
図１１に示す本実施の形態１におけるアンテナスイッチＡＳＷにおいて、ＴＸシリーズトランジスタＳＥ（ＴＸ）、ＲＸシリーズトランジスタＳＥ（ＲＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）の構成は、上述した図３に示す比較例と同様の構成をしている。すなわち、本実施の形態１におけるアンテナスイッチＡＳＷにおいても、ＴＸシリーズトランジスタＳＥ（ＴＸ）は、例えば、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）の間に直列接続された５つのＭＩＳＦＥＴＱＮから構成されており、ＲＸシリーズトランジスタＳＥ（ＲＸ）は、例えば、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に直列接続された５つのＭＩＳＦＥＴＱＮから構成されている。そして、ＲＸシャントトランジスタＳＨ（ＲＸ）は、例えば、受信端子ＲＸとＧＮＤ端子との間に接続された１つのＭＩＳＦＥＴＱＮから構成されている。
【００６７】
ここで、本実施の形態１におけるアンテナスイッチＡＳＷの特徴は、ＴＸシャントトランジスタＳＨ（ＴＸ）の構成にある。上述したように、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波が特に問題となる。このことから、本実施の形態１では、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生を抑制するため、比較例におけるＴＸシャントトランジスタＳＨ（ＴＸ）の構成を改良することにより、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制している。
【００６８】
具体的に、本実施の形態１の特徴であるＴＸシャントトランジスタＳＨ（ＴＸ）の構成について説明する。図１１に示す本実施の形態１におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。この点は比較例と同じであるが、本実施の形態１のＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５では、それぞれのトランジスタのゲート幅が異なるように構成されている点が比較例と相違する。つまり、比較例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが同一（図３参照（Ｗｇ＝Ｗ３））であるように構成されているのに対し、本実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが相違している。詳細には、図１１に示すように、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ＝Ｗａ、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ＝Ｗｂ、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ＝Ｗｃ、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ＝Ｗｄ、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ＝Ｗｅとすると、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立するように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態１の特徴は、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態１によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができるのである。
【００６９】
以下に、本実施の形態１におけるアンテナスイッチＡＳＷによれば、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制できることについて図面を参照しながら説明する。
【００７０】
図１２は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を等価回路で示した図である。つまり、送信端子ＴＸとＧＮＤ端子の間には、直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５からなるＴＸシャントトランジスタＳＨ（ＴＸ）が形成されているが、図１２では、送信信号の送信時を示しており、ＴＸシャントトランジスタＳＨ（ＴＸ）はオフしている。この状態では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５はすべてオフしている。したがって、オフしているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表すことができる。したがって、図１２では、直列接続されているＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５を、直列に接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５で表している。
【００７１】
ここで、本実施の形態１の特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続された５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値が相違していることにある。すなわち、本実施の形態１では、５つのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の容量値がＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすようになっている。
【００７２】
そして、図１２では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれにおいて存在する寄生容量（ＧＮＤ電位に対する）を寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５で示している。この寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５は、それぞれのオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に対応して形成されている。
【００７３】
図１２に示す等価回路図において、送信端子ＴＸに送信信号の電力が加わって、送信端子ＴＸ側に電荷量Ｑが発生した場合を考える。このとき、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５が存在することから、例えば、電荷量Ｑのうち寄生容量Ｃｐａｒａ１に電荷量Ｑａが蓄積されることになるので、オフ容量Ｃｏｆｆ１には電荷量Ｑ−Ｑａが蓄えられることになる。さらに、オフ容量Ｃｏｆｆ２には、寄生容量Ｃｐａｒａ２に電荷量Ｑａが蓄積されるので、電荷量Ｑ−２Ｑａが蓄積されることになる。同様にして、オフ容量Ｃｏｆｆ３には電荷量Ｑ−３Ｑａが蓄積され、オフ容量Ｃｏｆｆ４には電荷量Ｑ−４Ｑａが蓄積される。そして、オフ容量Ｃｏｆｆ５には電荷量Ｑ−５Ｑａが蓄積されることになる。このことから、寄生容量Ｃｐａｒａ１〜寄生容量Ｃｐａｒａ５を考慮すると、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積される電荷量は相違することになる。具体的には、送信端子ＴＸに最も近いオフ容量Ｃｏｆｆ１に蓄積される電荷量が最も大きく（電荷量Ｑ−Ｑａ）、送信端子ＴＸから離れてＧＮＤ端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、ＧＮＤ端子と接続されているオフ容量Ｃｏｆｆ５に蓄積されている電荷量が最も小さくなる（電荷量Ｑ−５Ｑａ）。
【００７４】
図１２に示すように、オフ容量Ｃｏｆｆ１に印加される電圧振幅を電圧振幅ＶＬ１（ｐｅａｋ）、オフ容量Ｃｏｆｆ２に印加される電圧振幅を電圧振幅ＶＬ２（ｐｅａｋ）、オフ容量Ｃｏｆｆ３に印加される電圧振幅を電圧振幅ＶＬ３（ｐｅａｋ）、オフ容量Ｃｏｆｆ４に印加される電圧振幅を電圧振幅ＶＬ４（ｐｅａｋ）、オフ容量Ｃｏｆｆ５に印加される電圧振幅を電圧振幅ＶＬ５（ｐｅａｋ）とする。すると、静電容量の式から、ＶＬ１（ｐｅａｋ）∝（Ｑ−Ｑａ）／Ｃｏｆｆ１、ＶＬ２（ｐｅａｋ）∝（Ｑ−２Ｑａ）／Ｃｏｆｆ２、ＶＬ３（ｐｅａｋ）∝（Ｑ−３Ｑａ）／Ｃｏｆｆ３、ＶＬ４（ｐｅａｋ）∝（Ｑ−４Ｑａ）／Ｃｏｆｆ４、ＶＬ５（ｐｅａｋ）∝（Ｑ−５Ｑａ）／Ｃｏｆｆ５となる。
【００７５】
したがって、比較例のようにオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値が同等である場合には、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５にそれぞれ印加される電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）はオフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量に比例する。この場合、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に蓄積されている電荷量が異なっているので、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Ｃｏｆｆ１に印加される電圧振幅が最も大きくなり、オフ容量Ｃｏｆｆ２〜オフ容量Ｃｏｆｆ４になるにつれて印加される電圧振幅が小さくなる。そして、ＧＮＤ端子に接続されているオフ容量Ｃｏｆｆ５で最も印加される電圧振幅が小さくなる。
【００７６】
一方、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値は、互いに異なるようになっており、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように構成されている。このため、本実施の形態１では、静電容量の式（Ｖ＝Ｑ／Ｃ）において、分子にある電荷量だけでなく、分母にあるオフ容量も変化することになる。そして、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５において、電荷量がＱ−Ｑａ＞Ｑ−２Ｑａ＞Ｑ−３Ｑａ＞Ｑ−４Ｑａ＞Ｑ−５Ｑａへ減少しているのに対応して、オフ容量もＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５と減少している。したがって、（Ｑ−Ｑａ）／Ｃｏｆｆ１≒（Ｑ−２Ｑａ）／Ｃｏｆｆ２≒（Ｑ−３Ｑａ）／Ｃｏｆｆ３≒（Ｑ−４Ｑａ）／Ｃｏｆｆ４≒（Ｑ−５Ｑａ）／Ｃｏｆｆ５となる。このことは、電圧振幅ＶＬ１（ｐｅａｋ）≒電圧振幅ＶＬ２（ｐｅａｋ）≒電圧振幅ＶＬ３（ｐｅａｋ）≒電圧振幅ＶＬ４（ｐｅａｋ）≒電圧振幅ＶＬ５（ｐｅａｋ）となることを意味している。つまり、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値を、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように構成することにより、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５のそれぞれに印加される電圧振幅ＶＬ１（ｐｅａｋ）〜電圧振幅ＶＬ５（ｐｅａｋ）を均一化することができるのである。言い換えれば、本実施の形態１によれば、送信端子ＴＸとＧＮＤ端子との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができるのである。このように本実施の形態１によれば、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅の不均一性が抑制されるので、特定のＭＩＳＦＥＴ（特に、送信端子ＴＸと直接接続されているＭＩＳＦＥＴＱＮ１）に大きな電圧振幅が印加されることが抑制され、特定のＭＩＳＦＥＴに大きな電圧振幅が印加されることによるブレークダウンが生じにくくなる。このため、本実施の形態１によれば、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制できるという顕著な効果を得ることができる。
【００７７】
以上のように本実施の形態１における技術的思想は、送信端子ＴＸとＧＮＤ端子の間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）に工夫を施すものである。具体的に、本実施の形態１における技術的思想の本質は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するために、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成していることにある。
【００７８】
そして、ＭＩＳＦＥＴのオフ容量が、ＭＩＳＦＥＴのゲート幅の大きさに概ね比例することに着目することにより、上述した技術的思想を具現化している。具体的に、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成しているのである。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができるのである。
【００７９】
つまり、本実施の形態１では、オフ容量Ｃｏｆｆ１〜オフ容量Ｃｏｆｆ５の静電容量値を、Ｃｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように、複数のＭＩＳＦＥＴのゲート幅を変化させることに特徴があるが、この関係を満たすように複数のＭＩＳＦＥＴのゲート幅を変化させるには様々な方法がある。以下では、上述したＣｏｆｆ１＞Ｃｏｆｆ２＞Ｃｏｆｆ３＞Ｃｏｆｆ４＞Ｃｏｆｆ５の関係を満たすように複数のＭＩＳＦＥＴのゲート幅を変化させる例として、特に、複数のＭＩＳＦＥＴのゲート幅を一次関数的に変化させる場合と、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合について説明する。ただし、本実施の形態１における技術的思想は、これに限定されるものではなく、複数のＭＩＳＦＥＴのゲート幅を三次関数的、四次関数的、五次関数的、あるいは、指数関数的に変化させる場合であっても適用することができる。これらの場合であっても、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を均一にすることができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【００８０】
図１３は、送信端子ＴＸとＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴのゲート幅Ｗｇとの関係を示すグラフである。図１３において、横軸は直列接続されているＭＩＳＦＥＴの番号を示しており、縦軸はそれぞれのＭＩＳＦＥＴのゲート幅Ｗｇの大きさを示している。図１３では、１番目のＭＩＳＦＥＴが送信端子ＴＸに直接接続されているＭＩＳＦＥＴであり、２番目のＭＩＳＦＥＴ、３番目のＭＩＳＦＥＴ、４番目のＭＩＳＦＥＴ、５番目のＭＩＳＦＥＴ、６番目のＭＩＳＦＥＴ、７番目のＭＩＳＦＥＴとなるに連れてＧＮＤ端子側に近づくように配置されているＭＩＳＦＥＴであることを示している。そして、８番目のＭＩＳＦＥＴがＧＮＤ端子に直接接続されているＭＩＳＦＥＴである。つまり、図１３の例では、送信端子ＴＸからＧＮＤ端子に向って、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴが直列接続されている構成が示されているものである。
【００８１】
このことを前提として、まず、図１３に示すグラフ（１）について説明する。図１３からわかるように、グラフ（１）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのすべてのゲート幅Ｗｇが一定となっている例を示しており、比較例に対応している。
【００８２】
次に、図１３に示すグラフ（２）について説明する。グラフ（２）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ゲート幅Ｗｇが一次関数的に減少している場合を示している。すなわち、グラフ（２）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴからＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ（２）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に大きくなるように構成している例を示している。
【００８３】
続いて、図１３に示すグラフ（３）について説明する。グラフ（３）は、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ゲート幅Ｗｇが二次関数的に減少している場合を示している。すなわち、グラフ（３）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴからＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ（３）は、送信端子ＴＸとＧＮＤ端子の間に直列接続された８つのＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に大きくなるように構成している例を示している。
【００８４】
以上のことから、図１３のグラフ（１）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅が均一である構成が示されおり、図１３のグラフ（２）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅がＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが一次関数的に大きくなる構成が示されているといえる。さらに、図１３のグラフ（３）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅がＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが二次関数的に大きくなる構成が示されているといえる。
【００８５】
続いて、図１３のグラフ（１）〜グラフ（３）で示された構造を有するＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅について説明する。
【００８６】
図１４は、送信端子ＴＸとＧＮＤ端子との間に直列接続されているＭＩＳＦＥＴの番号と、それぞれのＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）との関係を示すグラフである。図１４において、横軸は直列接続されているＭＩＳＦＥＴの番号を示しており、縦軸はそれぞれのＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）の大きさを示している。図１４では、１番目のＭＩＳＦＥＴが送信端子ＴＸに直接接続されているＭＩＳＦＥＴであり、２番目のＭＩＳＦＥＴ、３番目のＭＩＳＦＥＴ、４番目のＭＩＳＦＥＴ、５番目のＭＩＳＦＥＴ、６番目のＭＩＳＦＥＴ、７番目のＭＩＳＦＥＴとなるに連れてＧＮＤ端子側に近づくように配置されているＭＩＳＦＥＴであることを示している。そして、８番目のＭＩＳＦＥＴがＧＮＤ端子に直接接続されているＭＩＳＦＥＴである。つまり、図１４の例では、送信端子ＴＸからＧＮＤ端子に向って、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴが直列接続されている構成が示されているものである。
【００８７】
このことを前提として、まず、図１４に示すグラフ（１）について説明する。図１４に示すグラフ（１）は、図１３のグラフ（１）で示された構造（ゲート幅均一）に対応するグラフである。図１４のグラフ（１）に示すように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）が不均一になっていることがわかる。具体的には、１番目のＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が最も大きくなっており、２番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が小さくなっていることがわかる。したがって、比較例を示す図１４のグラフ（１）では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が増大しており、最も大きな電圧振幅ＶＬ（ｐｅａｋ）が印加される１番目のＭＩＳＦＥＴがブレークダウンしやすくなることがわかる。この結果、オフしている１番目のＭＩＳＦＥＴがブレークダウンすることにより、高次高調波の発生が増大すると考えることができる。
【００８８】
次に、図１４のグラフ（２）について説明する。図１４に示すグラフ（２）は、図１３のグラフ（２）で示された構造（ゲート幅が一次関数的に変化）に対応するグラフである。図１４のグラフ（２）では、図１４のグラフ（１）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が緩和されていることがわかる。具体的には、１番目のＭＩＳＦＥＴから５番目のＭＩＳＦＥＴまでにおいては、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が徐々に減少し、６番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまでにおいては、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が徐々に増加していることがわかる。したがって、図１４のグラフ（２）では、図１４のグラフ（１）のように１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまで、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）が単調減少していないことから、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）が小さくなっていることがわかる。このように、本実施の形態１の一例（図１４のグラフ（２））では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
【００８９】
続いて、図１４のグラフ（３）について説明する。図１４に示すグラフ（３）は、図１３のグラフ（３）で示された構造（ゲート幅が二次関数的に変化）に対応するグラフである。図１４のグラフ（３）では、図１４のグラフ（１）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一が緩和されていることがわかる。具体的には、１番目のＭＩＳＦＥＴから８番目のＭＩＳＦＥＴまでにおいて、ＭＩＳＦＥＴに印加される電圧振幅ＶＬ（ｐｅａｋ）がほぼ均一であることがわかる。したがって、図１４のグラフ（３）では、比較例である図１４のグラフ（１）に比べて、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）が小さくなっていることがわかる。このように、本実施の形態１の一例（図１４のグラフ（３））では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
【００９０】
本実施の形態１の一例を説明している図１４のグラフ（２）（ゲート幅が一次関数的に変化）と、図１４のグラフ（３）（ゲート幅が二次関数的に変化）とを比較すると、どちらも比較例（図１４のグラフ（１））よりも、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）を小さくすることができている。さらに、図１４のグラフ（２）と図１４のグラフ（３）とを比較すると、図１４のグラフ（２）よりも図１４のグラフ（３）の方が、さらに、１番目のＭＩＳＦＥＴ〜８番目のＭＩＳＦＥＴのそれぞれに印加される電圧振幅ＶＬ（ｐｅａｋ）の不均一（ばらつき）を小さくできることがわかる。このことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのゲート幅を一次関数的に変化させる場合と、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合では、複数のＭＩＳＦＥＴのゲート幅を二次関数的に変化させる場合の方が、複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を均一化する観点から望ましいことがわかる。
【００９１】
以上のように、本実施の形態１の特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続された複数のＭＩＳＦＥＴにおいて、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成することにある。以下では、この特徴を実現するＭＩＳＦＥＴのレイアウト構成について説明する。ＭＩＳＦＥＴのレイアウト構成を説明するにあたっては、まず、アンテナスイッチの実装構成を説明し、その後、アンテナスイッチを形成した半導体チップのレイアウト構成を説明する。そして、半導体チップに形成されているＭＩＳＦＥＴのレイアウト構成を説明する。
【００９２】
＜本実施の形態１におけるアンテナスイッチの実装構成＞
次に、本実施の形態１におけるアンテナスイッチＡＳＷの実装構成について説明する。本実施の形態１におけるアンテナスイッチＡＳＷは、電力増幅器ＨＰＡとともに１つのＲＦモジュールＲＦＭを構成している。図１５は、本実施の形態１におけるＲＦモジュールＲＦＭの実装構成を示す斜視図である。図１５に示すように、本実施の形態１におけるＲＦモジュールＲＦＭは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが搭載されている。半導体チップＣＨＰ１は、例えば、電力増幅器ＨＰＡを構成するＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが形成された半導体チップである。一方、半導体チップＣＨＰ２は、例えば、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴなどが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品ＰＣは、例えば、整合回路などを構成する受動部品である。
【００９３】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品ＰＣと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが導体パターンを介して電気的に接続されていることになる。
【００９４】
＜アンテナスイッチを形成した半導体チップのレイアウト構成＞
続いて、アンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２のレイアウト構成について説明する。図１６は、本実施の形態１におけるアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２を示す平面図である。図１６に示すように、半導体チップＣＨＰ２は矩形形状の半導体基板（ＳＯＩ基板）１Ｓ上に複数の端子および複数の素子が形成されている。具体的には、図１６において、半導体基板１Ｓの上部に受信端子ＲＸとＧＮＤ端子ＧＮＤ（ＲＸ）が形成されており、このＧＮＤ端子ＧＮＤ（ＲＸ）の下側に１つのＭＩＳＦＥＴからなるＲＸシャントトランジスタＳＨ（ＲＸ）が形成されている。ＲＸシャントトランジスタＳＨ（ＲＸ）の下側には、５つのＭＩＳＦＥＴからなるＲＸシリーズトランジスタＳＥ（ＲＸ）が形成されている。そして、ＲＸシャントトランジスタＳＨ（ＲＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）の右側にはゲート抵抗ＧＲが形成されており、このゲート抵抗ＧＲのさらに右側には制御端子ＶＴＸおよび制御端子ＶＲＸが形成されている。
【００９５】
ＲＸシリーズトランジスタＳＥ（ＲＸ）の下側には、アンテナ端子ＡＮＴ（ＯＵＴ）が形成されており、このアンテナ端子ＡＮＴ（ＯＵＴ）の下側に、５つのＭＩＳＦＥＴからなるＴＸシリーズトランジスタＳＥ（ＴＸ）が形成されている。さらに、ＴＸシリーズトランジスタＳＥ（ＴＸ）の下側には、送信端子ＴＸが形成されており、ＴＸシリーズトランジスタＳＥ（ＴＸ）の右側には、ゲート抵抗ＧＲを介して、ＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。ＴＸシャントトランジスタＳＨ（ＴＸ）は、５つのＭＩＳＦＥＴから構成されており、このＴＸシャントトランジスタＳＨ（ＴＸ）の上部にＧＮＤ端子ＧＮＤ（ＴＸ）が形成されている。
【００９６】
ここで、本実施の形態１では、ＧＮＤ端子ＧＮＤ（ＴＸ）と送信端子ＴＸとの間に直列接続されている５つのＭＩＳＦＥＴにおいて、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成されている。
【００９７】
一方、図１７は、比較例におけるアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２を示す平面図である。図１７に示す比較例は、図１６に示す本実施の形態１とほぼ同様のレイアウト構成をしているが、ＴＸシャントトランジスタＳＨ（ＴＸ）の構成が異なる。つまり、図１７に示す比較例でも、ＴＸシャントトランジスタＳＨ（ＴＸ）を５つのＭＩＳＦＥＴから構成しているが、５つのすべてのＭＩＳＦＥＴのゲート幅が同一となっている。
【００９８】
＜ＴＸシャントトランジスタのレイアウト構成＞
次に、本実施の形態１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図１８は、本実施の形態１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図１８において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【００９９】
以下に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のレイアウト構成について順次説明する。
【０１００】
まず、ＭＩＳＦＥＴＱＮ１のレイアウト構成について説明する。図１８に示すように、送信端子ＴＸと電気的に接続されたドレイン配線ＤＬ１が櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ１の下層の半導体基板内にＭＩＳＦＥＴＱＮ１のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ１のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ１と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ１と相対するように櫛歯状のソース配線ＳＬ１が形成されており、櫛歯状に形成されたソース配線ＳＬ１の下層の半導体基板内にＭＩＳＦＥＴＱＮ１のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ１のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ１と電気的に接続されている。つまり、ドレイン配線ＤＬ１の一部を構成する櫛歯電極と、ソース配線ＳＬ１の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ１とソース配線ＳＬ１が形成されている。そして、噛み合わされたドレイン配線ＤＬ１の櫛歯電極とソース配線ＳＬ１の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ１の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ１の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ１の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ１の櫛歯電極とソース配線ＳＬ１の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０１】
ここで、図１８に示すＭＩＳＦＥＴＱＮ１では、１２本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１２本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１を構成する１２本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１のゲート電極は、１２本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ１のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、フィンガ長がＦＬである１２本のフィンガＦＧで規定される値（Ｗａ）となる。
【０１０２】
続いて、ＭＩＳＦＥＴＱＮ２のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ１のソース配線ＳＬ１は、ＭＩＳＦＥＴＱＮ２のドレイン配線ＤＬ２として機能する。このドレイン線ＤＬ２は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ２の下層の半導体基板内にＭＩＳＦＥＴＱＮ２のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ２のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ２と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ２と相対するように櫛歯状のソース配線ＳＬ２が形成されており、櫛歯状に形成されたソース配線ＳＬ２の下層の半導体基板内にＭＩＳＦＥＴＱＮ２のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ２のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ２と電気的に接続されている。つまり、ドレイン配線ＤＬ２の一部を構成する櫛歯電極と、ソース配線ＳＬ２の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ２とソース配線ＳＬ２が形成されている。そして、噛み合わされたドレイン配線ＤＬ２の櫛歯電極とソース配線ＳＬ２の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ２の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ２の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ２の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ２の櫛歯電極とソース配線ＳＬ２の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０３】
ここで、図１８に示すＭＩＳＦＥＴＱＮ２では、８本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この８本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ２を構成する８本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ２のゲート電極は、８本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ２のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、フィンガ長がＦＬである８本のフィンガＦＧで規定される値（Ｗｂ）となる。
【０１０４】
次に、ＭＩＳＦＥＴＱＮ３のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ２のソース配線ＳＬ２は、ＭＩＳＦＥＴＱＮ３のドレイン配線ＤＬ３として機能する。このドレイン線ＤＬ３は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ３の下層の半導体基板内にＭＩＳＦＥＴＱＮ３のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ３のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ３と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ３と相対するように櫛歯状のソース配線ＳＬ３が形成されており、櫛歯状に形成されたソース配線ＳＬ３の下層の半導体基板内にＭＩＳＦＥＴＱＮ３のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ３のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ３と電気的に接続されている。つまり、ドレイン配線ＤＬ３の一部を構成する櫛歯電極と、ソース配線ＳＬ３の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ３とソース配線ＳＬ３が形成されている。そして、噛み合わされたドレイン配線ＤＬ３の櫛歯電極とソース配線ＳＬ３の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ３の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ３の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ３の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ３の櫛歯電極とソース配線ＳＬ３の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０５】
ここで、図１８に示すＭＩＳＦＥＴＱＮ３では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ３を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ３のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗｃ）となる。
【０１０６】
さらに、ＭＩＳＦＥＴＱＮ４のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ３のソース配線ＳＬ３は、ＭＩＳＦＥＴＱＮ４のドレイン配線ＤＬ４として機能する。このドレイン線ＤＬ４は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ４の下層の半導体基板内にＭＩＳＦＥＴＱＮ４のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ４のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ４と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ４と相対するように櫛歯状のソース配線ＳＬ４が形成されており、櫛歯状に形成されたソース配線ＳＬ４の下層の半導体基板内にＭＩＳＦＥＴＱＮ４のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ４のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ４と電気的に接続されている。つまり、ドレイン配線ＤＬ４の一部を構成する櫛歯電極と、ソース配線ＳＬ４の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ４とソース配線ＳＬ４が形成されている。そして、噛み合わされたドレイン配線ＤＬ４の櫛歯電極とソース配線ＳＬ４の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ４の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ４の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ４の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ４の櫛歯電極とソース配線ＳＬ４の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。
【０１０７】
ここで、図１８に示すＭＩＳＦＥＴＱＮ４では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ４のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｄ）となる。
【０１０８】
次に、ＭＩＳＦＥＴＱＮ５のレイアウト構成について説明する。図１８に示すように、ＭＩＳＦＥＴＱＮ４のソース配線ＳＬ４は、ＭＩＳＦＥＴＱＮ５のドレイン配線ＤＬ５として機能する。このドレイン線ＤＬ５は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線ＤＬ５の下層の半導体基板内にＭＩＳＦＥＴＱＮ５のドレイン領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ５のドレイン領域は、プラグ（図示せず）を介してドレイン配線ＤＬ５と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線ＤＬ５と相対するように櫛歯状のソース配線ＳＬ５が形成されており、櫛歯状に形成されたソース配線ＳＬ５の下層の半導体基板内にＭＩＳＦＥＴＱＮ５のソース領域（図示せず）が形成されている。このＭＩＳＦＥＴＱＮ５のソース領域は、プラグ（図示せず）を介してソース配線ＳＬ５と電気的に接続されている。つまり、ドレイン配線ＤＬ５の一部を構成する櫛歯電極と、ソース配線ＳＬ５の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線ＤＬ５とソース配線ＳＬ５が形成されている。そして、噛み合わされたドレイン配線ＤＬ５の櫛歯電極とソース配線ＳＬ５の櫛歯電極の間に、ＭＩＳＦＥＴＱＮ５の単位ゲート電極Ｇが形成されている。このとき、ドレイン配線ＤＬ５の一部を構成する櫛歯電極は複数あり、かつ、ソース配線ＳＬ５の一部を構成する櫛歯電極も複数あるので、ドレイン配線ＤＬ５の櫛歯電極とソース配線ＳＬ５の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Ｇが形成されている。これらの複数の単位ゲート電極Ｇは互いに電気的に接続されており、図１８の左側に設けられているゲート抵抗ＧＲと電気的に接続されている。なお、ソース配線ＳＬ５は、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されている。
【０１０９】
ここで、図１８に示すＭＩＳＦＥＴＱＮ５では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ５を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ５のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本実施の形態１において、ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図１８に示すＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｅ）となる。
【０１１０】
以上のようにして、本実施の形態１では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＝ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立するように、ＴＸシャントトランジスタＳＨ（ＴＸ）がレイアウト構成されている。すなわち、本実施の形態１では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧのフィンガ長ＦＬを一定とする一方、フィンガＦＧの本数を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１１１】
特に、図１８に示すＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成は、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が二次関数的に大きくなる場合のレイアウト構成例を示している。
【０１１２】
ここで、本実施の形態１における特徴は、送信端子ＴＸとＧＮＤ端子の間に直列接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が大きくなるように構成している点にある。このことは、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅ＷｇをＷａ〜Ｗｅで表した場合、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅで表すことができる。
【０１１３】
ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されるＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一化する観点からは、上述したＷａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立している方が望ましい。ただし、図１８に示すレイアウト構成では、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＝Ｗｅの関係となっている。この場合であっても、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるのである。つまり、本実施の形態１における望ましい形態は、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立している場合であるが、本実施の形態１における技術的思想が解決しようとする課題（高次高調波の低減）を実現できる条件は、上述した関係に限定されるものではないのである。例えば、図１８のレイアウト構成で示しているＷａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＝Ｗｅの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態１における技術的思想は、課題を解決できる範囲で上位概念化すれば、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、送信端子ＴＸと接続されたＭＩＳＦＥＴの方が、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されたＭＩＳＦＥＴよりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができるのである。
【０１１４】
＜ＴＸシャントトランジスタのレイアウト構成（変形例１）＞
次に、本変形例１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図１９は、本変形例１におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図１９において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１１５】
図１９から分かるように、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極は、１２本のフィンガＦＧ（単位ゲート電極Ｇ）で形成されている。すなわち、本変形例１では、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が同一本数のフィンガＦＧから形成されている。ただし、本変形例１では、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに含まれるフィンガＦＧのフィンガ長が異なっている。具体的に、ＭＩＳＦＥＴＱＮ１のフィンガ長ＦＬ１、ＭＩＳＦＥＴＱＮ２のフィンガ長ＦＬ２、ＭＩＳＦＥＴＱＮ３のフィンガ長ＦＬ３、ＭＩＳＦＥＴＱＮ４のフィンガ長ＦＬ４、ＭＩＳＦＥＴＱＮ５のフィンガ長ＦＬ５において、ＦＬ１＞ＦＬ２＞ＦＬ３＞ＦＬ４＞ＦＬ５の関係が成立している。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定される。いまの変形例１においては、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のフィンガＦＧ数（１２本）は同一であるが、フィンガ長が異なっているため、ＦＬ１＞ＦＬ２＞ＦＬ３＞ＦＬ４＞ＦＬ５の関係が成立するようにフィンガ長をそれぞれ設定することにより、本変形例１では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＞ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立するように、ＴＸシャントトランジスタＳＨ（ＴＸ）をレイアウト構成することができる。
【０１１６】
すなわち、本変形例１では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧの本数を一定とする一方、フィンガＦＧのフィンガ長ＦＬ１〜ＦＬ５を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅Ｗｇが大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１１７】
このようにレイアウト構成されている本変形例１（図１９参照）は、前記実施の形態１（図１８参照）に比べて以下に示す利点を有している。つまり、図１８に示すレイアウト構成例では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えているため、階段状のレイアウト構成となり、余分な余白領域が多くなってしまう。これに対し、図１９に示すレイアウト構成例では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えずに、フィンガ長ＦＬ１〜ＦＬ５だけを変えている。このため、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５の外形を矩形形状に合わせることができる。言い換えれば、図１９に示すレイアウト構成例では、余分な余白領域が形成されないので、効率良くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をレイアウトすることができる。この結果、本変形例では、ＴＸシャントトランジスタＳＨ（ＴＸ）を含むアンテナスイッチＡＳＷを形成した半導体チップＣＨＰ２の小型化を図ることができる。
【０１１８】
＜ＴＸシャントトランジスタのレイアウト構成（変形例２）＞
次に、本変形例２におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図２０は、本変形例２におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図２０において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１１９】
図２０に示すＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成は、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなる場合のレイアウト構成例を示している。
【０１２０】
ここで、図２０に示すＭＩＳＦＥＴＱＮ１では、１２本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１２本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１を構成する１２本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１のゲート電極は、１２本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ１のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇは、フィンガ長がＦＬである１２本のフィンガＦＧで規定される値（Ｗａ）となる。
【０１２１】
また、図２０に示すＭＩＳＦＥＴＱＮ２では、１０本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１０本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ２を構成する１０本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ２のゲート電極は、１０本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ２のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇは、フィンガ長がＦＬである１０本のフィンガＦＧで規定される値（Ｗｂ）となる。
【０１２２】
さらに、図２０に示すＭＩＳＦＥＴＱＮ３では、８本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この８本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ３を構成する８本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ３のゲート電極は、８本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである８本のフィンガＦＧで規定される値（Ｗｃ）となる。
【０１２３】
また、図２０に示すＭＩＳＦＥＴＱＮ４では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ４のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗｄ）となる。
【０１２４】
同様に、図２０に示すＭＩＳＦＥＴＱＮ５では、４本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この４本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ５を構成する４本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ５のゲート電極は、４本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例２において、ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２０に示すＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである４本のフィンガＦＧで規定される値（Ｗｅ）となる。
【０１２５】
以上のようにして、本変形例２では、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ（Ｗａ）＞ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ（Ｗｂ）＞ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ（Ｗｃ）＞ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ（Ｗｄ）＝ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ（Ｗｅ）の関係が成立している。そして、ＭＩＳＦＥＴＱＮ５〜ＭＩＳＦＥＴＱＮ１のゲート幅が一次関数的に大きくなるように、ＴＸシャントトランジスタＳＨ（ＴＸ）がレイアウト構成されている。すなわち、本変形例２では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、フィンガＦＧのフィンガ長ＦＬを一定とする一方、フィンガＦＧの本数を変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなるように構成している。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一にすることができる。
【０１２６】
なお、本変形例２においても、前記変形例１のように、フィンガＦＧ（単位ゲート電極Ｇ）の本数を変えずに、フィンガ長だけを変えることにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的に大きくなるように構成してもよい。
【０１２７】
＜ＴＸシャントトランジスタのレイアウト構成（変形例３）＞
次に、本変形例３におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成について図面を参照しながら説明する。図２１は、本変形例３におけるＴＸシャントトランジスタＳＨ（ＴＸ）のレイアウト構成を示す平面図である。図２１において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。
【０１２８】
ここで、図２１に示すＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３では、１０本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この１０本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３を構成する１０本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート電極は、１０本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例３において、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２１に示すＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇは、フィンガ長がＦＬである１０本のフィンガＦＧで規定される値（Ｗ３ａ）となる。
【０１２９】
また、図２１に示すＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５では、６本の単位ゲート電極Ｇが紙面の左右方向に並んで配置されている。この６本の単位ゲート電極Ｇのうち、１本の単位ゲート電極ＧをフィンガＦＧと呼び、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５を構成する６本の単位ゲート電極Ｇをまとめてゲート電極と呼ぶことにすると、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート電極は、６本のフィンガＦＧから構成されていることになる。そして、このフィンガＦＧの長さをフィンガ長ＦＬと呼ぶことにすると、本変形例３において、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート電極は、線分状のフィンガＦＧを単位として、フィンガＦＧを線分と交差する方向に複数本並べ、かつ、複数本のフィンガＦＧを電気的に接続したフィンガ構造から構成されているということができる。このとき、ＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、単位となるフィンガＦＧのフィンガ長ＦＬと、フィンガＦＧの本数によって規定されることになる。例えば、図２１に示すＭＩＳＦＥＴＱＮ４〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは、フィンガ長がＦＬである６本のフィンガＦＧで規定される値（Ｗ３ｂ）となる。
【０１３０】
このように、図２１のレイアウト構成で示しているＷ３ａ＝Ｗ３ａ＝Ｗ３ａ＞Ｗ３ｂ＝Ｗ３ｂの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができる。すなわち、本変形例３における技術的思想は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、送信端子ＴＸと接続されたＭＩＳＦＥＴＱＮ１の方が、ＧＮＤ端子ＧＮＤ（ＴＸ）と接続されたＭＩＳＦＥＴＱＮ５よりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例（Ｗａ＝Ｗｂ＝Ｗｃ＝Ｗｄ＝Ｗｅ）に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができる。
【０１３１】
＜アンテナスイッチのデバイス構造＞
次に、アンテナスイッチを構成するＭＩＳＦＥＴのデバイス構造について説明する。アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【０１３２】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる。
【０１３３】
そこで、本実施の形態１では、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できることを想定して説明する。具体的に、本実施の形態１では、ＳＯＩ（silicon on insulator）基板上にＭＩＳＦＥＴＱＮを形成する例について説明する。本実施の形態１では、ＴＸシリーズトランジスタＳＥ（ＴＸ）、ＲＸシリーズトランジスタＳＥ（ＲＸ）、ＴＸシャントトランジスタＳＨ（ＴＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮの構造について説明する。
【０１３４】
図２２は、本実施の形態１におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。図２２において、ＭＩＳＦＥＴＱＮは、ソース配線ＳＬとドレイン配線ＤＬとに接続されており、ソース配線ＳＬとドレイン配線ＤＬが交互に位置するように配置されている。そして、ソース配線ＳＬとドレイン配線ＤＬの間に単位ゲート電極Ｇが形成されている。ソース配線ＳＬにはプラグＰＬＧ１を介してＭＩＳＦＥＴＱＮのソース領域（図２２では図示せず）が接続され、ドレイン配線ＤＬにはプラグＰＬＧ２を介してＭＩＳＦＥＴＱＮのドレイン領域（図２２では図示せず）が接続されている。
【０１３５】
次に、ＭＩＳＦＥＴＱＮの断面構造について説明する。図２３は、ＭＩＳＦＥＴＱＮの断面を示す断面図である。図２３において、半導体基板（支持基板）ＳＵＢ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この半導体基板ＳＵＢと埋め込み絶縁層ＢＯＸとシリコン層とによりＳＯＩ基板が形成されている。そして、このＳＯＩ基板上にＭＩＳＦＥＴＱＮが形成されている。ＳＯＩ基板のシリコン層には、ボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ｐ型不純物であるボロンなどを導入したｐ型半導体領域から形成されている。ボディ領域ＢＤ上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極Ｇは、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳとの積層膜から形成されている。単位ゲート電極Ｇの一部を構成するコバルトシリサイド膜ＣＳは、単位ゲート電極Ｇの低抵抗化のために形成されている。
【０１３６】
続いて、単位ゲート電極Ｇの両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷの下層にあるシリコン層内には低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄが形成されている。この低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄは単位ゲート電極Ｇに整合して形成されている。そして、低濃度不純物拡散領域ＥＸ１ｓの外側には、高濃度不純物拡散領域ＮＲ１ｓが形成され、低濃度不純物拡散領域ＥＸ１ｄの外側には、高濃度不純物拡散領域ＮＲ１ｄが形成されている。高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、サイドウォールＳＷに整合して形成されている。さらに、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄの表面にはコバルトシリサイド膜ＣＳが形成されている。低濃度不純物拡散領域ＥＸ１ｓと高濃度不純物拡散領域ＮＲ１ｓとコバルトシリサイド膜ＣＳによりソース領域ＳＲが形成され、低濃度不純物拡散領域ＥＸ１ｄと高濃度不純物拡散領域ＮＲ１ｄとコバルトシリサイド膜ＣＳによりドレイン領域ＤＲが形成される。
【０１３７】
低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄおよび高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、ともに、例えば、リンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄに導入されている不純物の濃度は、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄに導入されている不純物の濃度よりも小さくなっている。
【０１３８】
本実施の形態１におけるＭＩＳＦＥＴＱＮは上記のように構成されており、以下に、ＭＩＳＦＥＴＱＮ上に形成される配線構造について説明する。図２３において、本実施の形態１におけるＭＩＳＦＥＴＱＮを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ＩＬにはソース領域ＳＲに達するコンタクトホールＣＮＴや、ドレイン領域ＤＲに達するコンタクトホールＣＮＴが形成されている。そして、コンタクトホールＣＮＴ内にチタン／窒化チタン膜およびタングステン膜が埋め込まれてプラグＰＬＧ１、ＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ上には配線Ｌ１（ソース配線ＳＬ、ドレイン配線ＤＬ）が形成されている。例えば、配線Ｌ１は、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成される。さらに、この配線Ｌ１上に多層配線が形成されるが、図２３では省略している。以上のようにして、本実施の形態１におけるＭＩＳＦＥＴＱＮが形成されている。
【０１３９】
＜本実施の形態１による効果＞
最後に、本実施の形態１における効果について図面を参照しながら説明する。図２４は、本実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの２次高調波歪（２ＨＤ）の入力電力（Ｐｉｎ）に対する依存性を示すグラフである。図２４において、横軸は入力電力（Ｐｉｎ）を示しており、縦軸は２次高調波歪（２ＨＤ）を示している。図２４のうち実線で示されているグラフが本実施の形態１における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図２４では、２次高調波歪（２ＨＤ）をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図２４を見ると、比較例のアンテナスイッチでは、入力電力（Ｐｉｎ）が３４ｄＢｍ以上になると、オフしているＴＸシャントトランジスタの各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、２次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態１のアンテナスイッチでは、入力電圧（Ｐｉｎ）が３７ｄＢｍ程度になっても、２次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態１におけるアンテナスイッチによれば、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）での２次高調波歪を５ｄＢ低減することができることがわかる。
【０１４０】
続いて、図２５は、本実施の形態１における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数０．９ＧＨｚでの３次高調波歪（３ＨＤ）の入力電力（Ｐｉｎ）に対する依存性を示すグラフである。図２５において、横軸は入力電力（Ｐｉｎ）を示しており、縦軸は３次高調波歪（３ＨＤ）を示している。図２５のうち実線で示されているグラフが本実施の形態１における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図２５では、３次高調波歪（３ＨＤ）をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図２５を見ると、比較例のアンテナスイッチでは、入力電力（Ｐｉｎ）が３４ｄＢｍ以上になると、オフしているＴＸシャントトランジスタの各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、３次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態１のアンテナスイッチでは、入力電圧（Ｐｉｎ）が３７ｄＢｍ程度になっても、２次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態１におけるアンテナスイッチによれば、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）での３次高調波歪を５ｄＢ低減することができることがわかる。
【０１４１】
なお、変形例１におけるアンテナスイッチによっても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ５ｄＢ低減することができる。また、変形例２におけるアンテナスイッチにおいても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ４ｄＢ低減することができる。さらに、変形例３におけるアンテナスイッチにおいても、比較例と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ３ｄＢ低減することができる。
【０１４２】
（実施の形態２）
前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）に本願発明の技術的思想を適用する例について説明したが、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）にも本願発明の技術的思想を適用する例について説明する。
【０１４３】
例えば、図４に示すように、ＴＸシリーズトランジスタＳＥ（ＴＸ）をオンして、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）とを導通させることにより、送信端子ＴＸを通ってアンテナ端子ＡＮＴ（ＯＵＴ）から送信信号を送信する場合を考える。この場合、図４に示すように、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）には、電圧振幅ＶＬ（ｐｅａｋ）が印加されるとともに、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）にも、電圧振幅ＶＬ（ｐｅａｋ）が印加される。したがって、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一性によって、高次高調波が発生するメカニズムと同様のメカニズムによって、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）においても高次高調波が発生すると考えられる。
【０１４４】
ただし、同じ電圧振幅ＶＬ（ｐｅａｋ）が印加されるＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生が、ＲＸシリーズトランジスタＳＥ（ＲＸ）からの高次高調波の発生よりも問題となる。このため、前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）に本願発明における技術的思想を適用する例について説明した。
【０１４５】
なぜなら、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量が大きいと、送信端子ＴＸからＧＮＤ端子に漏れる送信信号が大きくなるため、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量は、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量の約１／１０程度しているからである。一方、ＲＸシリーズトランジスタＳＥ（ＲＸ）では、オフ容量が大きくても、受信端子ＲＸとＧＮＤ端子との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）をオンすることにより、受信端子ＲＸを接地電位にしているため問題ないのである。つまり、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量を大きくする場合、送信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸに漏れる量が大きくなるが、受信端子ＲＸに漏れてきた送信信号は、受信端子ＲＸを接地することにより、充分に反射されるから問題ないのである。それよりも、ＲＸシリーズトランジスタＳＥ（ＲＸ）では、オン抵抗を小さくする必要することが重要であることから、オフ容量が大きくなっても、オン抵抗を小さくするために、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのゲート幅は大きくなっているのである。
【０１４６】
以上のことから、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸシリーズトランジスタＳＥ（ＲＸ）の相違点は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴのオフ容量が、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのオフ容量も小さくなっている点にある。
【０１４７】
ここで、例えば、図７に示すように、オフ容量に対する寄生容量（対グランド容量）の割合が大きいほど、直列接続されたＭＩＳＦＥＴの電圧振幅の不均一性が増大する。上述したように、ＴＸシャントトランジスタＳＨ（ＴＸ）のオフ容量は、ＲＸシリーズトランジスタＳＥ（ＲＸ）のオフ容量の約１／１０程度である。オフ容量は、ゲート幅にほぼ比例することから、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴのゲート幅は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する各ＭＩＳＦＥＴのゲート幅の約１／１０程度となる。一方、寄生容量は、ゲート幅とは無関係なゲート抵抗に付随した部分の比率が大きいために、ＴＸシャントトランジスタＳＨ（ＴＸ）の寄生容量と、ＲＸシリーズトランジスタＳＥ（ＲＸ）の寄生容量の差はほとんどない。したがって、ＴＸシャントトランジスタＳＨ（ＴＸ）のほうが、ＲＸシリーズトランジスタＳＥ（ＲＸ）よりもオフ容量に対する寄生容量の比が大きくなる。このため、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する各ＭＩＳＦＥＴに印加される電圧振幅の不均一性が大きくなり、これに起因した高次高調波の発生が問題となるのである。
【０１４８】
ただし、ＲＸシリーズトランジスタＳＥ（ＲＸ）においても、大きさに差があるにしても、ＴＸシャントトランジスタＳＨ（ＴＸ）からの高次高調波の発生メカニズムは同じであるので、ＲＸシリーズトランジスタＳＥ（ＲＸ）から高次高調波は発生している。したがって、このＲＸシリーズトランジスタＳＥ（ＲＸ）でも本願発明の技術的思想を適用することにより、さらに、アンテナスイッチから発生する高次高調波を抑制することができる。
【０１４９】
図２６は、本実施の形態２におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２６に示すように、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態２におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【０１５０】
ここで、図２６に示す本実施の形態２におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。本実施の形態２でも前記実施の形態１と同様に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態２でも、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅Ｗｇが相違している。詳細には、図２６に示すように、ＭＩＳＦＥＴＱＮ１のゲート幅Ｗｇ＝Ｗａ、ＭＩＳＦＥＴＱＮ２のゲート幅Ｗｇ＝Ｗｂ、ＭＩＳＦＥＴＱＮ３のゲート幅Ｗｇ＝Ｗｃ、ＭＩＳＦＥＴＱＮ４のゲート幅Ｗｇ＝Ｗｄ、ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇ＝Ｗｅとすると、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄ＞Ｗｅの関係が成立するように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態２でも、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態２によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができるのである。
【０１５１】
さらに、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態２では、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０のそれぞれのゲート幅Ｗｇが相違している。詳細には、図２６に示すように、ＭＩＳＦＥＴＱＮ６のゲート幅Ｗｇ＝Ｗｆ、ＭＩＳＦＥＴＱＮ７のゲート幅Ｗｇ＝Ｗｈ、ＭＩＳＦＥＴＱＮ８のゲート幅Ｗｇ＝Ｗｉ、ＭＩＳＦＥＴＱＮ９のゲート幅Ｗｇ＝Ｗｊ、ＭＩＳＦＥＴＱＮ１０のゲート幅Ｗｇ＝Ｗｋとすると、Ｗｆ＞Ｗｈ＞Ｗｉ＞Ｗｊ＞Ｗｋの関係が成立するように、ＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態２では、複数のＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０において、受信端子ＲＸに近い側に接続されたＭＩＳＦＥＴＱＮ１０からアンテナ端子ＡＮＴ（ＯＵＴ）に近い側に接続されたＭＩＳＦＥＴＱＮ６になるに連れて、ゲート幅Ｗｇが大きくなっているということができる。これにより、本実施の形態２によれば、大電力の送信信号を出力する際に、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）から発生する高次高調波を抑制することができるのである。以上のように、本実施の形態２では、本願発明の技術的思想を、ＴＸシャントトランジスタＳＨ（ＴＸ）だけでなく、ＲＸシリーズトランジスタＳＥ（ＲＸ）にも適用することで、アンテナスイッチＡＳＷからの高次高調波の発生を、さらに、抑制することができる。
【０１５２】
特に、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ１０において、Ｗｆ＞Ｗｈ＞Ｗｉ＞Ｗｊ＞Ｗｋの関係を具現化する手段の一例として、受信端子ＲＸに近い側に接続されたＭＩＳＦＥＴからアンテナ端子ＡＮＴ（ＯＵＴ）に近い側に接続されたＭＩＳＦＥＴになるに連れて、ＭＩＳＦＥＴのゲート幅が一次関数的や二次関数的に大きくなっているようにレイアウト構成することが考えられる。
【０１５３】
なお、本実施の形態２における技術的思想の本質は、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する複数のＭＩＳＦＥＴおいて、少なくとも、アンテナ端子ＡＮＴ（ＯＵＴ）と接続されたＭＩＳＦＥＴの方が、受信端子ＲＸと接続されたＭＩＳＦＥＴよりも、ＭＩＳＦＥＴがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成することにある。これにより、少なくとも、Ｗｆ＝Ｗｈ＝Ｗｉ＝Ｗｊ＝Ｗｋが成立する場合に比べて、ＲＸシリーズトランジスタＳＥ（ＲＸ）を構成する複数のＭＩＳＦＥＴのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＲＸシリーズトランジスタＳＥ（ＲＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
【０１５４】
（実施の形態３）
＜本実施の形態３におけるアンテナスイッチの回路構成＞
本実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれと並列に静電容量値の異なる容量素子を接続する例について説明する。
【０１５５】
図２７は、本実施の形態３におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２７に示すように、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸシリーズトランジスタＳＥ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸシリーズトランジスタＳＥ（ＲＸ）を有している。さらに、本実施の形態３におけるアンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
【０１５６】
ここで、図２７に示す本実施の形態３におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１５７】
ただし、本実施の形態３では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１と並列に静電容量値Ｃａの容量素子ＣＰ１が接続され、ＭＩＳＦＥＴＱＮ２と並列に静電容量値Ｃｂの容量素子ＣＰ２が接続されている。また、ＭＩＳＦＥＴＱＮ３と並列に静電容量値Ｃｃの容量素子ＣＰ３が接続され、ＭＩＳＦＥＴＱＮ４と並列に静電容量値Ｃｄの容量素子ＣＰ４が接続されている。このとき、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄが成立している。
【０１５８】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１の静電容量値Ｃａを合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２の静電容量値Ｃｂを合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３の静電容量値Ｃｃを合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４の静電容量値Ｃｄを合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本実施の形態３によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させている構成をとっていた。これに対し、本実施の形態３では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子を接続することにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させているのと同等の構成を実現しているのである。
【０１５９】
特に、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれと並列に接続される容量素子ＣＰ１〜容量素子ＣＰ４おいて、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄの関係を具現化する手段の一例として、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱＮ４から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＮ１になるに連れて、容量素子ＣＰ１〜容量素子ＣＰ４の静電容量値が一次関数的や二次関数的に大きくなっているように構成することが考えられる。
【０１６０】
＜ＴＸシャントトランジスタのレイアウト構成＞
次に、本実施の形態３におけるＴＸシャントトランジスタＳＨ（ＴＸ）および容量素子ＣＰ１〜容量素子ＣＰ４のレイアウト構成について図面を参照しながら説明する。図２８は、本実施の形態３におけるＴＸシャントトランジスタＳＨ（ＴＸ）と容量素子ＣＰ１〜容量素子ＣＰ４のレイアウト構成を示す平面図である。図２８において、送信端子ＴＸとＧＮＤ端子ＧＮＤ（ＴＸ）との間にＴＸシャントトランジスタＳＨ（ＴＸ）と容量素子ＣＰ１〜容量素子ＣＰ４が形成されている。このＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸとＧＮＤ端子の間に直列に接続されたＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。具体的に、送信端子ＴＸからＧＮＤ端子ＧＮＤ（ＴＸ）に向かって、順次、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列接続されている。本実施の形態３では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅は同一となっている（フィンガ長同一、フィンガ本数は４本で同一）。
【０１６１】
続いて、容量素子ＣＰ１〜容量素子ＣＰ２のレイアウト構成について説明する。図２８において、容量素子ＣＰ１は、ドレイン配線ＤＬ１とソース配線ＳＬ１の間に設けられている。したがって、容量素子ＣＰ１は、ＭＩＳＦＥＴＱＮ１と並列に接続されていることになる。また、容量素子ＣＰ２は、ドレイン配線ＤＬ２とソース配線ＳＬ２の間に設けられている。このため、容量素子ＣＰ２は、ＭＩＳＦＥＴＱＮ２と並列に接続されていることになる。さらに、容量素子ＣＰ３は、ドレイン配線ＤＬ３とソース配線ＳＬ３の間に設けられている。したがって、容量素子ＣＰ３は、ＭＩＳＦＥＴＱＮ３と並列に接続されていることになる。同様に、容量素子ＣＰ４は、ドレイン配線ＤＬ４とソース配線ＳＬ４の間に設けられている。このため、容量素子ＣＰ４は、ＭＩＳＦＥＴＱＮ４と並列に接続されていることになる。なお、ＧＮＤ端子ＧＮＤ（ＴＸ）と直接接続されているＭＩＳＦＥＴＱＮ５と並列に容量素子は接続されていない。
【０１６２】
ここで、図２８に示すように、容量素子ＣＰ１の電極面積は容量素子ＣＰ２の電極面積よりも大きく形成されており、容量素子ＣＰ２の電極面積は容量素子ＣＰ３の電極面積よりも大きく形成されている。さらに、容量素子ＣＰ３の電極面積は容量素子ＣＰ４の電極面積よりも大きく形成されている。容量素子の静電容量値は、電極面積に比例することから、図２８では、容量素子ＣＰ１の静電容量値Ｃａ＞容量素子ＣＰ２の静電容量値Ｃｂ＞容量素子ＣＰ３の静電容量値Ｃｃ＞容量素子ＣＰ４の静電容量値Ｃｄの関係が成立する。
【０１６３】
これにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させているのと同等の構成を実現していることができ、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１６４】
なお、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されるＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている際に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を均一化する観点からは、上述した容量素子ＣＰ１〜容量素子ＣＰ４において、Ｃａ＞Ｃｂ＞Ｃｃ＞Ｃｄの関係が成立している方が望ましい。
【０１６５】
ただし、本実施の形態１における技術的思想が解決しようとする課題（高次高調波の低減）を実現できる条件は、上述した関係に限定されるものではないのである。例えば、送信端子ＴＸに直接接続されているＭＩＳＦＥＴＱＮ１にだけ並列に容量素子ＣＰ１を設けるように構成してもよい。この場合であっても、容量素子を設けない場合に比べて、高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態１における技術的思想は、課題を解決できる範囲で上位概念化すれば、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５において、複数のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５がオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、送信端子ＴＸに接続されたＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域の間には容量素子ＣＰ１が接続されているものである。
【０１６６】
これにより、少なくとも、容量素子を設けない場合に比べて、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
【０１６７】
また、本実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのゲート幅を同一としているが、これに限らず、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と並列に静電容量値の異なる容量素子を接続するとともに、前記実施の形態１のように、５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のオフ容量を変化させる構成を併用してもよい。
【０１６８】
＜容量素子の構成＞
次に、ＴＸシャントトランジスタＳＨ（ＴＸ）と並列に接続される容量素子ＣＰ１〜容量素子ＣＰ４の構成について説明する。例えば、容量素子ＣＰ１〜容量素子ＣＰ４は、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５と同様のＳＯＩ基板に形成される。具体的に、容量素子ＣＰ１〜容量素子ＣＰ４は、ＳＯＩ基板上に形成された配線層で形成することができる。すなわち、容量素子ＣＰ１〜容量素子ＣＰ４は、例えば、金属配線からなる下層配線を下部電極とし、この下部電極上に容量絶縁膜を形成して、さらに、この容量絶縁膜上に金属配線からなる上層配線を上部電極とするＭＩＭ（Metal Insulator Metal）容量から形成することができる。また、容量素子ＣＰ１〜容量素子ＣＰ４は、例えば、ＭＯＳ容量から形成することもできる。つまり、ＳＯＩ基板のシリコン層を下部電極とし、この下部電極上にＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート絶縁膜と同層の容量絶縁膜を形成する。そして、この容量絶縁膜上に、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート電極と同層のポリシリコン膜から上部電極を形成することにより、容量素子ＣＰ１〜容量素子ＣＰ４を、例えば、ＭＯＳ容量から形成することもできる。
【０１６９】
＜本実施の形態３による効果＞
本実施の形態３におけるアンテナスイッチによっても、容量素子を設けない場合と比べて、周波数０．９ＧＨｚ、入力電力（Ｐｉｎ）３５ｄＢｍでの２次高調波歪および３次高調波歪をそれぞれ４ｄＢ低減することができる。
【０１７０】
＜変形例４におけるアンテナスイッチの回路構成＞
前記実施の形態３では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とドレイン領域の間に静電容量値の異なる容量素子を接続する例について説明した。本変形例４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間とに容量素子を接続する例について説明する。
【０１７１】
図２９は、本変形例４におけるアンテナスイッチＡＳＷの回路構成を示す図である。図２９に示すように、本変形例４におけるアンテナスイッチＡＳＷは、前記実施の形態３におけるアンテナスイッチＡＳＷとほぼ同様の構成をしている。つまり、図２９に示す本変形例４におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１７２】
ただし、本変形例４では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１のソース領域とゲート電極の間に容量素子ＣＰ１（静電容量値Ｃａ）が接続され、ＭＩＳＦＥＴＱＮ１のゲート電極とドレイン領域の間に容量素子ＣＰ１´（静電容量値Ｃａ´）が接続されている。同様に、ＭＩＳＦＥＴＱＮ２のソース領域とゲート電極の間に容量素子ＣＰ２（静電容量値Ｃｂ）が接続され、ＭＩＳＦＥＴＱＮ２のゲート電極とドレイン領域の間に容量素子ＣＰ２´（静電容量値Ｃｂ´）が接続されている。また、ＭＩＳＦＥＴＱＮ３のソース領域とゲート電極の間に容量素子ＣＰ３（静電容量値Ｃｃ）が接続され、ＭＩＳＦＥＴＱＮ３のゲート電極とドレイン領域の間に容量素子ＣＰ３´（静電容量値Ｃｃ´）が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域とゲート電極の間に容量素子ＣＰ４（静電容量値Ｃｄ）が接続され、ＭＩＳＦＥＴＱＮ４のゲート電極とドレイン領域の間に容量素子ＣＰ４´（静電容量値Ｃｄ´）が接続されている。このとき、ＣａＣａ´／（Ｃａ＋Ｃａ´）＞ＣｂＣｂ´／（Ｃｂ＋Ｃｂ´）＞ＣｃＣｃ´／（Ｃｃ＋Ｃｃ´）＞ＣｄＣｄ´／（Ｃｄ＋Ｃｄ´）が成立している。
【０１７３】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１（静電容量値Ｃａ）および容量素子ＣＰ１´（静電容量値Ｃａ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）および容量素子ＣＰ２´（静電容量値Ｃｂ´）を合わせた容量が成立する。さらに、ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）および容量素子ＣＰ２´（静電容量値Ｃｂ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）および容量素子ＣＰ３´（静電容量値Ｃｃ´）を合わせた容量が成立する。そして、ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）および容量素子ＣＰ３´（静電容量値Ｃｃ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４（静電容量値Ｃｄ）および容量素子ＣＰ４´（静電容量値Ｃｄ´）を合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本変形例４によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、本変形例４では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例４の構成は、前記実施の形態３の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１７４】
＜変形例５におけるアンテナスイッチの回路構成＞
本変形例５では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間およびソース領域とドレイン領域の間とに容量素子を接続する例について説明する。
【０１７５】
図３０は、本変形例５におけるアンテナスイッチＡＳＷの回路構成を示す図である。図３０に示すように、本変形例５におけるアンテナスイッチＡＳＷは、前記実施の形態３におけるアンテナスイッチＡＳＷとほぼ同様の構成をしている。つまり、図３０に示す本変形例５におけるアンテナスイッチＡＳＷでも、ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、送信端子ＴＸとＧＮＤ端子との間に直列接続された５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５から構成されている。このとき、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のゲート幅Ｗｇは同一となっている（Ｗｇ＝Ｗ３）。
【０１７６】
ただし、本変形例５では、ＧＮＤ端子と直接接続されているＭＩＳＦＥＴＱＮ５を除くＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とゲート電極の間と、ゲート電極とドレイン領域の間と、ソース領域とドレイン領域の間に容量素子が接続されている。具体的には、ＭＩＳＦＥＴＱＮ１のソース領域とドレイン領域の間に容量素子ＣＰ１（静電容量値Ｃａ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ１´（静電容量値Ｃａ´）が接続され、ＭＩＳＦＥＴＱＮ１のゲート電極とドレイン領域の間に容量素子ＣＰ１´´（静電容量値Ｃａ´´）が接続されている。同様に、ＭＩＳＦＥＴＱＮ２のソース領域とドレイン領域の間に容量素子ＣＰ２（静電容量値Ｃｂ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ２´（静電容量値Ｃｂ´）が接続され、ＭＩＳＦＥＴＱＮ２のゲート電極とドレイン領域の間に容量素子ＣＰ２´´（静電容量値Ｃｂ´´）が接続されている。また、ＭＩＳＦＥＴＱＮ３のソース領域とドレイン領域の間に容量素子ＣＰ３（静電容量値Ｃｃ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ３´（静電容量値Ｃｃ´）が接続され、ＭＩＳＦＥＴＱＮ３のゲート電極とドレイン領域の間に容量素子ＣＰ３´´（静電容量値Ｃｃ´´）が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域とドレイン領域の間に容量素子ＣＰ４（静電容量値Ｃｄ）が形成され、ソース領域とゲート電極の間に容量素子ＣＰ４´（静電容量値Ｃｄ´）が接続され、ＭＩＳＦＥＴＱＮ４のゲート電極とドレイン領域の間に容量素子ＣＰ４´´（静電容量値Ｃｄ´´）が接続されている。このとき、［Ｃａ＋Ｃａ´Ｃａ´´／（Ｃａ´＋Ｃａ´´）］＞[Ｃｂ＋Ｃｂ´Ｃｂ´´／（Ｃｂ´＋Ｃｂ´´）]＞［Ｃｃ＋Ｃｃ´Ｃｃ´´／（Ｃｃ´＋Ｃｃ´´）＞［Ｃｄ＋Ｃｄ´Ｃｄ´´／（Ｃｄ´＋Ｃｄ´´）］が成立している。
【０１７７】
したがって、ＭＩＳＦＥＴＱＮ１のオフ容量と容量素子ＣＰ１（静電容量値Ｃａ）、容量素子ＣＰ１´（静電容量値Ｃａ´）および容量素子ＣＰ１´´（静電容量値Ｃａ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）、容量素子ＣＰ２´（静電容量値Ｃｂ´）および容量素子ＣＰ２´´（静電容量値Ｃｂ´´）を合わせた容量が成立する。さらに、ＭＩＳＦＥＴＱＮ２のオフ容量と容量素子ＣＰ２（静電容量値Ｃｂ）、容量素子ＣＰ２´（静電容量値Ｃｂ´）および容量素子ＣＰ２´´（静電容量値Ｃｂ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）、容量素子ＣＰ３´（静電容量値Ｃｃ´）および容量素子ＣＰ３´´（静電容量値Ｃｃ´´）を合わせた容量が成立する。そして、ＭＩＳＦＥＴＱＮ３のオフ容量と容量素子ＣＰ３（静電容量値Ｃｃ）、容量素子ＣＰ３´（静電容量値Ｃｃ´）および容量素子ＣＰ３´´（静電容量値Ｃｃ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ４のオフ容量と容量素子ＣＰ４（静電容量値Ｃｄ）、容量素子ＣＰ４´（静電容量値Ｃｄ´）および容量素子ＣＰ４´´（静電容量値Ｃｄ´´）を合わせた容量＞ＭＩＳＦＥＴＱＮ５のオフ容量の関係が成立する。これにより、本変形例５によれば、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。つまり、本変形例５では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間、ソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とドレイン領域の間に形成された容量素子と、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例５の構成は、前記実施の形態３の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているＴＸシャントトランジスタＳＨ（ＴＸ）から発生する高次高調波を抑制することができる。
【０１７８】
（実施の形態４）
前記実施の形態１では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をソース領域とドレイン領域の間上に１本の単位ゲート電極が形成されているシングルゲート構造のＭＩＳＦＥＴから構成する例について説明した。本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をソース領域とドレイン領域の間上に複数本の単位ゲート電極が形成されているマルチゲート構造のＭＩＳＦＥＴから構成する例について説明する。
【０１７９】
マルチゲート構造のＭＩＳＦＥＴには、ソース領域とドレイン領域の間上に２本の単位ゲート電極が形成されているデュアルゲート構造のＭＩＳＦＥＴや、ソース領域とドレイン領域の間上に３本の単位ゲート電極が形成されているトリプルゲート構造のＭＩＳＦＥＴなどが存在する。以下の説明では、マルチゲート構造のＭＩＳＦＥＴの一例として、デュアルゲート構造のＭＩＳＦＥＴを例に挙げて説明する。
【０１８０】
本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴから形成するものである。
【０１８１】
図３１は、本実施の形態４におけるＭＩＳＦＥＴのデバイス構造を示す平面図である。図３１において、デュアルゲート構造のＭＩＳＦＥＴＱＭは、ソース配線ＳＬとドレイン配線ＤＬとに接続されており、ソース配線ＳＬとドレイン配線ＤＬが交互に位置するように配置されている。そして、ソース配線ＳＬとドレイン配線ＤＬの間に単位ゲート電極Ｇ１および単位ゲート電極Ｇ２が形成されている。ソース配線ＳＬにはプラグＰＬＧ１を介してＭＩＳＦＥＴＱＭのソース領域（図３１では図示せず）が接続され、ドレイン配線ＤＬにはプラグＰＬＧ２を介してＭＩＳＦＥＴＱＭのドレイン領域（図３１では図示せず）が接続されている。
【０１８２】
次に、デュアルゲート構造のＭＩＳＦＥＴＱＭの断面構造について説明する。図３２は、ＭＩＳＦＥＴＱＭの断面を示す断面図である。図３２において、半導体基板（支持基板）ＳＵＢ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この半導体基板ＳＵＢと埋め込み絶縁層ＢＯＸとシリコン層とによりＳＯＩ基板が形成されている。そして、このＳＯＩ基板上にＭＩＳＦＥＴＱＭが形成されている。ＳＯＩ基板のシリコン層には、ボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ｐ型不純物であるボロンなどを導入したｐ型半導体領域から形成されている。ボディ領域ＢＤの第１領域上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇ１が形成されている。同様に、ボディ領域ＢＤの第２領域上にはゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上に単位ゲート電極Ｇ２が形成されている。
【０１８３】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極Ｇ１および単位ゲート電極Ｇ２は、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳとの積層膜から形成されている。単位ゲート電極Ｇ１や単位ゲート電極Ｇ２の一部を構成するコバルトシリサイド膜ＣＳは、単位ゲート電極Ｇ１や単位ゲート電極Ｇ２の低抵抗化のために形成されている。
【０１８４】
続いて、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、単位ゲート電極Ｇ１の右下にあるシリコン層内には低濃度不純物拡散領域ＥＸ１ｄが形成されている。一方、単位ゲート電極Ｇ２の左下にあるシリコン層内には、低濃度不純物拡散領域ＥＸ１ｓが形成されている。そして、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２に挟まれたシリコン層内には、低濃度不純物拡散領域ＥＸ１が形成されている。
【０１８５】
さらに、低濃度不純物拡散領域ＥＸ１ｄの外側には、高濃度不純物拡散領域ＮＲ１ｄが形成され、低濃度不純物拡散領域ＥＸ１ｓの外側には、高濃度不純物拡散領域ＮＲ１ｓが形成されている。また、低濃度不純物拡散領域ＥＸ１の中央部には、高濃度不純物拡散領域ＮＲ１が形成されている。これらの高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。低濃度不純物拡散領域ＥＸ１ｓと高濃度不純物拡散領域ＮＲ１ｓとコバルトシリサイド膜ＣＳによりソース領域ＳＲが形成され、低濃度不純物拡散領域ＥＸ１ｄと高濃度不純物拡散領域ＮＲ１ｄとコバルトシリサイド膜ＣＳによりドレイン領域ＤＲが形成される。
【０１８６】
低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄ、ＥＸ１および高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１は、ともに、例えば、リンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄ、ＥＸ１に導入されている不純物の濃度は、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄ、ＮＲ１に導入されている不純物の濃度よりも小さくなっている。
【０１８７】
本実施の形態１におけるデュアルゲート構造のＭＩＳＦＥＴＱＭは上記のように構成されており、以下に、ＭＩＳＦＥＴＱＭ上に形成される配線構造について説明する。図３２において、本実施の形態４におけるＭＩＳＦＥＴＱＭを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ＩＬにはソース領域ＳＲに達するコンタクトホールＣＮＴや、ドレイン領域ＤＲに達するコンタクトホールＣＮＴが形成されている。そして、コンタクトホールＣＮＴ内にチタン／窒化チタン膜およびタングステン膜が埋め込まれてプラグＰＬＧ１、ＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ上には配線Ｌ１（ソース配線ＳＬ、ドレイン配線ＤＬ）が形成されている。例えば、配線Ｌ１は、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成される。さらに、この配線Ｌ１上に多層配線が形成されるが、図３２では省略している。以上のようにして、本実施の形態４におけるデュアルゲート構造のＭＩＳＦＥＴＱＭが形成されている。
【０１８８】
このように構成されているデュアルゲート構造のＭＩＳＦＥＴＱＭの利点は、シングルゲート構造のＭＩＳＦＥＴに比べて占有面積を小さくできる点にある。具体的に、図２３に示すシングルゲート構造のＭＩＳＦＥＴＱＮでは、２本の単位ゲート電極の間にプラグＰＬＧ１が形成されている。これに対し、図３２に示すデュアルゲート構造のＭＩＳＦＥＴＱＭでは、２本の単位ゲート電極Ｇ１および単位ゲート電極Ｇ２の間にプラグが形成されないことから、プラグの形成領域を確保する必要がなく、単位ゲート電極Ｇ１と単位ゲート電極Ｇ２の間の間隔を狭めることができる。したがって、デュアルゲート構造のＭＩＳＦＥＴＱＭでは、シングルゲート構造のＭＩＳＦＥＴＱＮに比べて占有面積を小さくできる利点があることがわかる。
【０１８９】
このような利点を有するデュアルゲート構造のＭＩＳＦＥＴＱＭに本願発明の技術的思想を適用する場合、以下のようになる。すなわち、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成し、デュアルゲート構造の複数のＭＩＳＦＥＴＱＭにおいて、フィンガ（単位ゲート電極Ｇ１や単位ゲート電極Ｇ２）のフィンガ長を一定とする一方、フィンガの本数を変える。これにより、ＧＮＤ端子ＧＮＤ（ＴＸ）に近い側に接続されたＭＩＳＦＥＴＱＭから送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱＭになるに連れて、ＭＩＳＦＥＴＱＭのゲート幅が大きくなるように構成する。この結果、ＴＸシャントトランジスタＳＨ（ＴＸ）がオフしている場合、寄生容量を考慮した場合であっても、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５（複数のＭＩＳＦＥＴＱＭ）のそれぞれに印加される電圧振幅を均一にすることができる。
【０１９０】
なお、本実施の形態４では、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成する例について説明したが、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のうち一部をシングルゲート構造のＭＩＳＦＥＴＱＮから構成し、他の一部をデュアルゲート構造のＭＩＳＦＥＴＱＭから構成することもできる。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９２】
前記実施の形態では、ＳＯＩ基板上に形成された電界効果トランジスタからアンテナスイッチを構成する例について説明したが、本願発明の技術的思想は、例えば、化合物半導体基板上に形成された電界効果トランジスタからアンテナスイッチを構成する場合にも適用することができる。化合物半導体基板では半絶縁性基板を使用している。半絶縁性基板とは、化合物半導体であるＧａＡｓ基板から構成される以下に示すような基板である。つまり、禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子および正孔が固定され、伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。ＧａＡｓ基板では、Ｃｒ、Ｉｎ、酸素などを添加したり、過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。この半絶縁性基板によれば、対ＧＮＤによる寄生容量を低減できる。ただし、その場合であっても、本願発明の技術的思想を適用することにより、直列接続された各ＭＩＳＦＥＴに印加される電圧振幅の不均一性を抑制することにより、さらなる高次高調波の発生を抑制することができる。
【０１９３】
さらに、前記実施の形態では、ＭＩＳＦＥＴに代表される電界効果トランジスタを例に挙げて説明したが、接合ＦＥＴ（ＪＦＥＴ）、ＨＥＭＴ、あるいは、バイポーラトランジスタを使用する場合にも本発明の技術的思想を適用することができる。
【産業上の利用可能性】
【０１９４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１９５】
１ 携帯電話機
１Ｓ 半導体基板
ＡＮＴ アンテナ
ＡＮＴ（ＯＵＴ）アンテナ端子
ＡＳＷ アンテナスイッチ
ＢＢＵ ベースバンド部
ＢＤ ボディ領域
ＢＯＸ 埋め込み絶縁層
ＢＶｄｓ 耐圧
Ｃｇｓ 容量
Ｃｇｄ 容量
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＮＴ コンタクトホール
Ｃｏｆｆ１ オフ容量
Ｃｏｆｆ２ オフ容量
Ｃｏｆｆ３ オフ容量
Ｃｏｆｆ４ オフ容量
Ｃｏｆｆ５ オフ容量
Ｃｐａｒａ１ 寄生容量
Ｃｐａｒａ２ 寄生容量
Ｃｐａｒａ３ 寄生容量
Ｃｐａｒａ４ 寄生容量
Ｃｐａｒａ５ 寄生容量
ＣＰ１ 容量素子
ＣＰ１´ 容量素子
ＣＰ１´´ 容量素子
ＣＰ２ 容量素子
ＣＰ２´ 容量素子
ＣＰ２´´ 容量素子
ＣＰ３ 容量素子
ＣＰ３´ 容量素子
ＣＰ３´´ 容量素子
ＣＰ４ 容量素子
ＣＰ４´ 容量素子
ＣＰ４´´ 容量素子
Ｃａ 静電容量
Ｃａ´ 静電容量
Ｃａ´´ 静電容量
Ｃｂ 静電容量
Ｃｂ´ 静電容量
Ｃｂ´´ 静電容量
Ｃｃ 静電容量
Ｃｃ´ 静電容量
Ｃｃ´´ 静電容量
Ｃｄ 静電容量
Ｃｄ´ 静電容量
Ｃｄ´´ 静電容量
Ｃｄｓ 配線間容量
Ｃｇｄ 容量
Ｃｇｓ 容量
ＣＳ コバルトシリサイド膜
ＣＵ 制御部
ＤＬ ドレイン配線
ＤＬ１ ドレイン配線
ＤＬ２ ドレイン配線
ＤＬ３ ドレイン配線
ＤＬ４ ドレイン配線
ＤＬ５ ドレイン配線
ＤＲ ドレイン領域
ＥＸ１ 低濃度不純物拡散領域
ＥＸ１ｄ 低濃度不純物拡散領域
ＥＸ１ｓ 低濃度不純物拡散領域
ＦＧ フィンガ
ＦＬ フィンガ長
ＦＬ１ フィンガ長
ＦＬ２ フィンガ長
ＦＬ３ フィンガ長
ＦＬ４ フィンガ長
ＦＬ５ フィンガ長
Ｇ 単位ゲート電極
Ｇ１ 単位ゲート電極
Ｇ２ 単位ゲート電極
ＧＥ ゲート電極
ＧＮＤ（ＲＸ） ＧＮＤ端子
ＧＮＤ（ＴＸ） ＧＮＤ端子
ＧＯＸ１ ゲート絶縁膜
ＧＲ ゲート抵抗
ＨＰＡ 電力増幅器
ＨＰＡ１ 電力増幅器
ＨＰＡ２ 電力増幅器
ＩＦＵ インターフェース部
ＩＬ 層間絶縁膜
ＬＮＡ 低雑音増幅器
ＬＮＡ１ 低雑音増幅器
ＬＮＡ２ 低雑音増幅器
Ｌ１ 配線
ＮＲ１ 高濃度不純物拡散領域
ＮＲ１ｄ 高濃度不純物拡散領域
ＮＲ１ｓ 高濃度不純物拡散領域
ＰＣ 受動部品
ＰＦ ポリシリコン膜
Ｐｉｎ 電力
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
Ｑ 電荷量
Ｑａ 電荷量
ＱＭ ＭＩＳＦＥＴ
ＱＮ ＭＩＳＦＥＴ
ＱＮ１ ＭＩＳＦＥＴ
ＱＮ２ ＭＩＳＦＥＴ
ＱＮ３ ＭＩＳＦＥＴ
ＱＮ４ ＭＩＳＦＥＴ
ＱＮ５ ＭＩＳＦＥＴ
ＲＦＩＣ ＲＦ集積回路部
ＲＦＭ ＲＦモジュール
ＲＸ 受信端子
ＲＸ１ 受信端子
ＲＸ２ 受信端子
ＳＥ（ＲＸ） ＲＸシリーズトランジスタ
ＳＥ（ＴＸ） ＴＸシリーズトランジスタ
ＳＨ（ＲＸ） ＲＸシャントトランジスタ
ＳＨ（ＴＸ） ＴＸシャントトランジスタ
ＳＬ ソース配線
ＳＬ１ ソース配線
ＳＬ２ ソース配線
ＳＬ３ ソース配線
ＳＬ４ ソース配線
ＳＬ５ ソース配線
ＳＲ ソース領域
ＳＵＢ 半導体基板
ＳＷ サイドウォール
ＴＸ 送信端子
ＴＸ１ 送信端子
ＴＸ２ 送信端子
Ｖｇｄ 電圧
Ｖｇｓ 電圧
ＶＬ（ｐｅａｋ） 電圧振幅
ＶＬ１（ｐｅａｋ） 電圧振幅
ＶＬ２（ｐｅａｋ） 電圧振幅
ＶＬ３（ｐｅａｋ） 電圧振幅
ＶＬ４（ｐｅａｋ） 電圧振幅
ＶＬ５（ｐｅａｋ） 電圧振幅
ＶＲＸ 制御端子
ＶＴＸ 制御端子
ＷＢ 配線基板
Ｗｇ ゲート幅
ＺＬ 負荷
Ｚ０ 負荷
【特許請求の範囲】
【請求項１】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、
（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、
（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が一次関数的に大きくなっている半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が二次関数的に大きくなっている半導体装置。
【請求項７】
請求項４記載の半導体装置であって、
前記第３電界効果トランジスタのゲート電極は、線分状のフィンガを単位として、前記フィンガを線分と交差する方向に複数本並べ、かつ、複数本の前記フィンガを電気的に接続したフィンガ構造から構成されており、
前記第３電界効果トランジスタのゲート幅は、単位となる前記フィンガのフィンガ長と、前記フィンガの本数によって規定され、
複数の前記第３電界効果トランジスタにおいて、前記フィンガの前記フィンガ長を一定とする一方、前記フィンガの本数を変えることにより、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなるように構成されている半導体装置。
【請求項８】
請求項４記載の半導体装置であって、
前記第３電界効果トランジスタのゲート電極は、線分からなるフィンガを単位として、前記フィンガを前記線分と交差する方向に複数本並べ、かつ、複数本の前記フィンガを電気的に接続したフィンガ構造から構成されており、
前記第３電界効果トランジスタのゲート幅は、単位となる前記フィンガのフィンガ長と、前記フィンガの本数によって規定され、
複数の前記第３電界効果トランジスタにおいて、前記フィンガの本数を一定とする一方、前記フィンガの前記フィンガ長を変えることにより、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなるように構成されている半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、少なくとも、前記アンテナ端子と接続された前記第２電界効果トランジスタの方が、前記受信端子と接続された前記第２電界効果トランジスタよりも、前記第２電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
少なくとも、前記アンテナ端子と接続された前記第２電界効果トランジスタの方が、前記受信端子と接続された前記第２電界効果トランジスタよりも、前記第２電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項１１】
請求項９記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が一次関数的に大きくなっている半導体装置。
【請求項１４】
請求項１２記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が二次関数的に大きくなっている半導体装置。
【請求項１５】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、
（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、
（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有し、
複数の前記第３電界効果トランジスタのうち、少なくとも一部の前記第３電界効果トランジスタのソース領域とドレイン領域の間に容量素子が接続されている半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、
前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間には容量素子が接続されている半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記送信端子に接続された前記第３電界効果トランジスタよりも前記ＧＮＤ端子側に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間にも容量素子が接続されており、
前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子の容量は、前記送信端子に接続された前記第３電界効果トランジスタよりも前記ＧＮＤ端子側に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子の容量よりも大きい半導体装置。
【請求項１７】
請求項１５記載の半導体装置であって、
複数の前記第３電界効果トランジスタのうち、前記ＧＮＤ端子と接続されている前記第３電界効果トランジスタ以外の前記第３電界効果トランジスタのそれぞれのソース領域とドレイン領域の間に容量素子が接続されており、
前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続された容量素子から前記送信端子に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続された容量素子になるに連れて、容量が大きくなっている半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのオフ容量と前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子を合わせた容量が一次関数的に大きくなっている半導体装置。
【請求項１９】
請求項１７記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのオフ容量と前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子を合わせた容量が二次関数的に大きくなっている半導体装置。
【請求項２０】
請求項１５記載の半導体装置であって、
前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子は、直接、前記第３電界効果トランジスタのソース領域と前記第３電界効果トランジスタのドレイン領域との間に接続されている半導体装置。
【請求項２１】
請求項１５記載の半導体装置であって、
前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子は、前記第３電界効果トランジスタのソース領域と前記第３電界効果トランジスタのゲート電極との間に接続されている第１容量素子と、前記第３電界効果トランジスタのドレイン領域と前記第３電界効果トランジスタのゲート電極との間に接続されている第２容量素子から構成されている半導体装置。
【請求項２２】
請求項１記載の半導体装置であって、
前記アンテナスイッチを構成する前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタおよび前記第４電界効果トランジスタは、支持基板と前記支持基板上に形成された埋め込み絶縁層と前記埋め込み絶縁層上に形成された活性層からなるＳＯＩ基板上に形成されている半導体装置。
【請求項１】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、
（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、
（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有する半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
少なくとも、前記送信端子と接続された前記第３電界効果トランジスタの方が、前記ＧＮＤ端子と接続された前記第３電界効果トランジスタよりも、前記第３電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が一次関数的に大きくなっている半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が二次関数的に大きくなっている半導体装置。
【請求項７】
請求項４記載の半導体装置であって、
前記第３電界効果トランジスタのゲート電極は、線分状のフィンガを単位として、前記フィンガを線分と交差する方向に複数本並べ、かつ、複数本の前記フィンガを電気的に接続したフィンガ構造から構成されており、
前記第３電界効果トランジスタのゲート幅は、単位となる前記フィンガのフィンガ長と、前記フィンガの本数によって規定され、
複数の前記第３電界効果トランジスタにおいて、前記フィンガの前記フィンガ長を一定とする一方、前記フィンガの本数を変えることにより、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなるように構成されている半導体装置。
【請求項８】
請求項４記載の半導体装置であって、
前記第３電界効果トランジスタのゲート電極は、線分からなるフィンガを単位として、前記フィンガを前記線分と交差する方向に複数本並べ、かつ、複数本の前記フィンガを電気的に接続したフィンガ構造から構成されており、
前記第３電界効果トランジスタのゲート幅は、単位となる前記フィンガのフィンガ長と、前記フィンガの本数によって規定され、
複数の前記第３電界効果トランジスタにおいて、前記フィンガの本数を一定とする一方、前記フィンガの前記フィンガ長を変えることにより、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのゲート幅が大きくなるように構成されている半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、少なくとも、前記アンテナ端子と接続された前記第２電界効果トランジスタの方が、前記受信端子と接続された前記第２電界効果トランジスタよりも、前記第２電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
少なくとも、前記アンテナ端子と接続された前記第２電界効果トランジスタの方が、前記受信端子と接続された前記第２電界効果トランジスタよりも、前記第２電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項１１】
請求項９記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなっている半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が大きくなっている半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が一次関数的に大きくなっている半導体装置。
【請求項１４】
請求項１２記載の半導体装置であって、
複数の前記第２電界効果トランジスタにおいて、前記受信端子に近い側に接続された前記第２電界効果トランジスタから前記アンテナ端子に近い側に接続された前記第２電界効果トランジスタになるに連れて、前記第２電界効果トランジスタのゲート幅が二次関数的に大きくなっている半導体装置。
【請求項１５】
送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
前記アンテナスイッチは、
（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタと、
（ｃ）前記送信端子とＧＮＤ端子との間に直列に複数個接続された第３電界効果トランジスタと、
（ｄ）前記受信端子とＧＮＤ端子との間に接続された第４電界効果トランジスタとを有し、
複数の前記第３電界効果トランジスタのうち、少なくとも一部の前記第３電界効果トランジスタのソース領域とドレイン領域の間に容量素子が接続されている半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記第３電界効果トランジスタがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、
前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間には容量素子が接続されている半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記送信端子に接続された前記第３電界効果トランジスタよりも前記ＧＮＤ端子側に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間にも容量素子が接続されており、
前記送信端子に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子の容量は、前記送信端子に接続された前記第３電界効果トランジスタよりも前記ＧＮＤ端子側に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子の容量よりも大きい半導体装置。
【請求項１７】
請求項１５記載の半導体装置であって、
複数の前記第３電界効果トランジスタのうち、前記ＧＮＤ端子と接続されている前記第３電界効果トランジスタ以外の前記第３電界効果トランジスタのそれぞれのソース領域とドレイン領域の間に容量素子が接続されており、
前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続された容量素子から前記送信端子に近い側に接続された前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続された容量素子になるに連れて、容量が大きくなっている半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのオフ容量と前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子を合わせた容量が一次関数的に大きくなっている半導体装置。
【請求項１９】
請求項１７記載の半導体装置であって、
複数の前記第３電界効果トランジスタにおいて、前記ＧＮＤ端子に近い側に接続された前記第３電界効果トランジスタから前記送信端子に近い側に接続された前記第３電界効果トランジスタになるに連れて、前記第３電界効果トランジスタのオフ容量と前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子を合わせた容量が二次関数的に大きくなっている半導体装置。
【請求項２０】
請求項１５記載の半導体装置であって、
前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子は、直接、前記第３電界効果トランジスタのソース領域と前記第３電界効果トランジスタのドレイン領域との間に接続されている半導体装置。
【請求項２１】
請求項１５記載の半導体装置であって、
前記第３電界効果トランジスタのソース領域とドレイン領域の間に接続されている容量素子は、前記第３電界効果トランジスタのソース領域と前記第３電界効果トランジスタのゲート電極との間に接続されている第１容量素子と、前記第３電界効果トランジスタのドレイン領域と前記第３電界効果トランジスタのゲート電極との間に接続されている第２容量素子から構成されている半導体装置。
【請求項２２】
請求項１記載の半導体装置であって、
前記アンテナスイッチを構成する前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタおよび前記第４電界効果トランジスタは、支持基板と前記支持基板上に形成された埋め込み絶縁層と前記埋め込み絶縁層上に形成された活性層からなるＳＯＩ基板上に形成されている半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１１−２４９４６６（Ｐ２０１１−２４９４６６Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１９４７３（Ｐ２０１０−１１９４７３）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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