【課題】ｐチャネルを有するトレンチゲート型ＭＩＳＦＥＴに過熱遮断回路を設けた半導体装置において、信頼性を向上できる技術を提供する。
【解決手段】ソース領域２８の上面からｐ⁻型エピタキシャル層２６に達するようにトレンチ２９が形成され、このトレンチ２９を埋め込むようにゲート電極３１が形成される。また、ゲート電極３１に離間してボディコンタクト用トレンチ３２が形成され、このボディコンタクト用トレンチ３２の底部にボディコンタクト領域３３を形成する。そして、ボディコンタクト領域３３の下層に本発明の特徴であるｎ型半導体領域３４を形成する。このｎ型半導体領域３４の不純物濃度は、チャネル形成領域２７よりも高く、ボディコンタクト領域３３よりも低くなっている。 （もっと読む）

半導体デバイスは、第１の導電型を有するドリフト層と、ドリフト層に隣接したボディ領域とを含む。ボディ領域は、第１の導電型とは反対の第２の導電型を有し、ドリフト層とｐ−ｎ接合を形成する。このデバイスはさらに、ボディ領域内にあって、第１の導電型を有するコンタクタ領域と、ボディ領域を貫通してコンタクタ領域からドリフト層まで延びる分路チャネル領域とを含む。分路チャネル領域は第１の導電型を有する。このデバイスはさらに、ボディ領域およびコンタクタ領域と電気的に接触した第１の端子と、ドリフト層と電気的に接触した第２の端子とを含む。
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【課題】ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。
【解決手段】同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。一方、ＮＭＯＳトランジスタ３０ｎは、半導体基板の表面層を構成する面方位（１００）Ｓｉ−Ｇｅ層上にエピタキシャル成長させた面方位（１００）Ｓｉからなる歪半導体層１１に形成されている。 （もっと読む）

【課題】ディスクリート半導体のチップにおいて、電流経路上の第１電極および第２電極を、半導体基板の第１主面側に設け、フリップチップ実装を可能にしたものが知られている。しかし、基板内を水平方向にも電流が流れるため、基板が矩形の場合には水平方向の電流経路が増加し、抵抗が増加する問題があった。
【解決手段】基板内の水平方向の電流経路を、基板（チップ）の短辺に沿った方向に形成する。例えば、入力端子側となる素子領域と、出力端子側となる電流の取りだし領域を、チップの短辺に沿って並べるレイアウトを採用する。更に、入出力端子にそれぞれ接続する第１バンプ電極および第２バンプ電極を設け、これらをチップの短辺に沿って配置する。これにより、基板内の水平方向の電流経路はその幅が広く長さが短く形成されるので、基板の水平方向の抵抗を低減することができる。 （もっと読む）

【課題】主電流が半導体基板の厚さ方向に流れる半導体装置を有する複合半導体装置であっても、この複合半導体装置の２次元サイズとほぼ同一のチップスケールパッケージに樹脂封止することができる半導体装置を提供すること。
【解決手段】ｎ型低抵抗半導体基板１上のｎ型ドリフト層２に選択的に形成のｐ型ウエル領域３と、該ｐ型ウエル領域３に選択的に形成のｎ型ソース領域４と、前記ｎ型ドリフト層２と前記ｎ型ソース領域４の表面に挟まれる前記ｐ型ウエル領域３表面上にゲート絶縁膜５、ゲート電極６と、前記ｐ型ウエル領域３と同一表面で所要距離に離間するｎ型ドレイン領域９とを備え、オン時にチャネルる電子がソース領域４から前記ドリフト領域２を経て前記ドレイン領域９へ向かって流れる際、前記所要の距離を、この電子の電気抵抗が前記低抵抗半導体基板１を通って前記ドレイン領域９へ抜ける場合に最も小さくなるように設定する半導体装置とする。 （もっと読む）

【課題】高耐圧でありながらオン抵抗が低く、ターンオフ時間が短く、安定動作が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、ソース、ドレインおよびゲート電極をそれぞれ含むとともに、互いにドレイン領域が接続されるとともに、互いにゲート電極同士が接続されたＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２を含むインバータ１４と、コレクタ（Ｃ）、ベース（Ｂ）およびエミッタ（Ｅ）を含むとともに、インバータ１４の出力がベース（Ｂ）に入力されるｐｎｐ型のバイポーラトランジスタ１３とを備えている。 （もっと読む）

【課題】本発明の課題は、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗を低減できる半導体装置およびその製造方法を提供することである。
【解決手段】本発明の半導体チップ１０１は、絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部５と、トランジスタのそれぞれのゲート電極１３ａから連続的に引き出され、単位セル間に網目状に形成されたゲート引出し配線１３ｂと、セル部５の外周に配置され、ゲート引出し配線１３ｂと連続的に形成されたゲート連結配線１３ｃとを備え、ゲート引出し配線１３ｂは、Ｐ型不純物が導入された所定の層抵抗を有するポリシリコンからなり、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域を高抵抗領域１０３とする。 （もっと読む）

【課題】センスセルのゲート絶縁膜が高速サージにより破壊されることを防止する。
【解決手段】メインセルにおけるＩＧＢＴ５ａおよびセンスセルにおけるＩＧＢＴ５ｂのゲート電極２６を分割せずに共通化させる。これにより、センスセルの前段において、ＣＲ並列回路の段数が増えた状態になり、高速サージ電流がセンスセルだけでなくメインセルにも連続的に流れることになる。このため、センスセル側から見たインピーダンスが低減されたことになって、センスセルにおけるＩＧＢＴ５ｂのゲート電位の上昇を抑えることが可能となる。これにより、ゲート電極２６の電圧上昇に伴いゲート絶縁膜２５が破壊されてしまうことを防止することが可能となる。 （もっと読む）

【課題】微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置を提供する。
【解決手段】本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。すなわち、アクセストランジスタＮＱ３は、最小設計寸法で設計されたドライバトランジスタＮＱ１よりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるためアクセストランジスタＮＱ３の特性ばらつきの増加を抑制することが可能となる。 （もっと読む）

【課題】半導体基板の第１面側と第２面側とで対となる電極を有した縦型のダイオードであって、キャリア注入量の低減と高耐圧化を両立することのできるダイオードを提供する。
【解決手段】第１導電型（Ｎ−）半導体基板１の第１面１Ｓ側における表層部に、第２導電型（Ｐ）不純物領域２が形成され、基板面内の第２導電型不純物領域２が形成された領域内に、深さの揃った複数の絶縁埋め込みトレンチＴが、基板断面において先端が第２導電型不純物領域２から突出するようにして形成され、第１面１Ｓ側の電極４が、第２導電型不純物領域２に接続されてなるダイオード１００とする。 （もっと読む）

【課題】バルク・シリコン領域の酸化の間のひずみが引き起こす結晶欠陥が少ないかまたは全く無い、改善されたハイブリッド配向技術（ＨＯＴ）を用いてバルク・シリコン領域を生成する。
【解決手段】半導体装置の製造方法は、第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設けることを含む。第１シリコン層および絶縁層を完全に貫いて延びるトレンチが形成される。第２シリコン層の露出された部分によって底が形成されるトレンチの側壁上にライナが形成される。第２シリコン層の露出された部分上にシリコンがエピタキシャル成長される。エピタキシャル成長させる工程の後、トレンチの側壁からライナの一部が除去される。除去する工程の後、エピタキシャル成長されたシリコンの露出された部分が酸化される。 （もっと読む）

【課題】 ゲート配線に高電圧が印加されることがあっても、半導体装置のゲート絶縁膜が破壊されてしまうことがないように保護する回路が組み込まれている半導体装置を提供する。
【解決手段】 ゲート配線ＧＷと低電圧側電極Ｅの間に、コンデンサ１８と抵抗２０の直列回路が接続されている。コンデンサ１８の容量は、スイッチング構造１２のゲート電極Ｇとゲート絶縁膜と半導体領域で形成されるコンデンサ成分の容量よりも小さい。抵抗２０の抵抗値は、ゲート配線ＧＷに所定のオン電圧を印加したときに、コンデンサ１８が短絡していても、スイッチング構造１２のゲート絶縁膜に対向している半導体領域にチャネルを形成する電圧をゲート電極Ｇに発生させる抵抗値に設定されている。 （もっと読む）

【課題】フォトリソグラフィ技術によって制約を受けずにデバイス構造を微細化することが可能で、かつ、微細化がもたらす副作用を抑制できるパワーＭＩＳＦＥＴおよびその製造方法を提供する。
【解決手段】半導体基板１０にはゲートトレンチ１３が形成されており、このゲートトレンチ１３にはゲート絶縁膜１４を介してゲート電極１６が形成されている。ゲート電極１６の一部は半導体基板１０から突出しており、この突出した部分の側壁にサイドウォール２４が形成されている。そして、隣接するゲート電極１６に整合してボディ用トレンチ２５が形成されている。ゲート電極１６の表面およびボディ用トレンチ２５の表面には、コバルトシリサイド膜２８が形成されている。また、プラグ３４はＳＡＣ技術を用いて形成されている。 （もっと読む）

【課題】従来の静電保護回路においては、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こることがある。
【解決手段】静電保護回路１は、バイポーラトランジスタＱ１、バイポーラトランジスタＱ２、およびＦＥＴ１０を備えている。バイポーラトランジスタＱ１，Ｑ２は、信号線１２とＧＮＤとの間に、互いに直列に接続されている。ＦＥＴ１０は、ソースおよびバルクがバイポーラトランジスタＱ１，Ｑ２間のノードＮに接続され、ゲートが信号線１２に接続され、ドレインが電源に接続されている。 （もっと読む）

【課題】ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすること、及びオン抵抗が低く、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。エピタキシャル層２とドレイン領域とは、Ｐ＋Ｗ層４によって絶縁される。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタと他のデバイス素子を混載できる。また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。ゲート電極６のドレイン層１２側の端部に隣接したＮ＋Ｄ層２３を形成する。また、ドレイン層１２のコンタクト領域の下方に、ドレイン層１２よりも深いＰ型不純物層（Ｐ＋Ｄ層２２，ＦＰ層２４）を形成する。 （もっと読む）

【課題】第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。
【解決手段】半導体基板１０に、ドレインとして機能する第２導電型不純物領域１３を形成し、半導体基板１０上及び第２導電型不純物領域１３上に、半導体基板１０より不純物濃度が高い第１導電型半導体層３０を形成し、第１導電型半導体層３０上に第２導電型半導体層２０を形成する。第２導電型不純物領域１３の不純物を第１導電型半導体層１３に拡散させ、第２導電型不純物領域１３を第１導電型半導体層３０まで拡張して第２導電型半導体層２０に接続させる。その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。 （もっと読む）

【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。 （もっと読む）

【課題】従来と比較して製造工程数を少なくすることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体層２０上にマスク膜７１を形成し、マスク膜７１をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＭＯＳトランジスタのオフセット領域４１及びバイポーラトランジスタのベース領域３１を形成する工程と、マスク膜７１を除去する工程と、半導体層２０上にマスク膜７２を形成し、マスク膜７２をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＤＭＯＳトランジスタのボディ領域５１を形成するとともに、ベース領域３１の不純物濃度を濃くする工程と、マスク膜７１を除去する工程と、を具備する。 （もっと読む）

【課題】安価に製造することができ、そこに形成される各種半導体素子の特性を阻害することなく高集積化できる貼り合わせ基板の製造方法および貼り合わせ基板を提供する。
【解決手段】ＳＯＩ層１ａとなる第１基板１１ａの一方の第１面１Ｓ側に、埋め込み絶縁分離トレンチＴを形成する、埋め込み絶縁分離トレンチ形成工程と、第１面１Ｓ側に、埋め込み拡散層１ｂ，１ｃとなる不純物層１ｉｂ，１ｉｃを形成する、不純物層形成工程と、第１基板１１ａにおける第１面１Ｓ側を支持基板２となる第２基板１１ｂに対向するようにして積層し、第１基板１１ａと第２基板１１ｂを互いに貼り合わせる、基板貼り合わせ工程と、貼り合わされた第１基板１１ａのもう一方の第２面２Ｓ側を研磨して、埋め込み絶縁分離トレンチＴを基板表面に露出し、ＳＯＩ層１ａとする基板研磨工程とを有する貼り合わせ基板１１の製造方法とする。 （もっと読む）

【課題】グラフェンを含む非線形素子を集積化する技術を提供し、半導体の集積度を向上させる。
【解決手段】シリコンカーバイド基板のシリコン面に形成されたグラフェンを含む非線形素子を有するグラフェン集積回路、及びその製造方法。当該製造方法は、絶縁膜で被覆されたシリコン面を有するシリコンカーバイド基板を準備する工程、複数の所望の部位の前記絶縁膜を除去してシリコン面を露出させる工程、前記シリコンカーバイド基板を加熱することによって前記露出部位にグラフェンを形成する工程、及び前記グラフェンにオーミック電極を形成する工程を含むか、或いはシリコン面を有するシリコンカーバイド基板を加熱することによって当該シリコン面にグラフェンを形成する工程、前記グラフェンをアイソレーションする工程、前記アイソレーションにより形成された溝に絶縁膜を形成する工程、及び前記グラフェンにオーミック電極を形成する工程を含みうる。 （もっと読む）