【課題】ゲート電極破壊が起こらず、高電圧で安定して動作し、かつリーク電流を低減することができるヘテロ接合電界効果トランジスタを提供すること。
【解決手段】基板１の表面上にチャネル層２および障壁層３がこの順で積層された半導体層Ｓと、半導体層Ｓ上のトランジスタ領域１１に形成されたトランジスタ部１１Ａおよびホール抜き領域１２に形成されたホール抜き部１２Ａと、トランジスタ領域１１とホール抜き領域１２との間の半導体層Ｓの一部を選択除去して設けられた絶縁部１０とを備え、ホール抜き部１２Ａにおけるホール抜き電極８と第２ドレイン電極９の間でアバランシェ降伏が生じるように、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、トランジスタ部１１Ａのゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタ。 （もっと読む）

【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。
【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。 （もっと読む）

【課題】従来の半導体装置では、接着用樹脂と絶縁層との界面が剥離し、その剥離に起因するクラックによる外観異常が発生するという問題があった。
【解決手段】本発明の半導体装置では、フォトダイオード７の形成領域上の段差幅ｔ１を小さくするために、第４の絶縁層３３により突出部３４が形成される。基板１上全面におけるパッシベーション膜３６の段差幅を小さくし、シリコーン樹脂３８の膜厚のばらつきを小さくする。この構造により、熱応力がシリコーン樹脂３８の一部に集中することを緩和し、シリコーン樹脂３８において、剥離に起因するクラックの発生が防止され、クラックによる外観異常が発生する問題が解消される。 （もっと読む）

【課題】通常のロジックLSI製造プロセスに最小限の変更により、ロジックLSIに組み込むのに適した構成にしたチャージトラップ型のメモリセルを提供する。
【解決手段】本発明は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成する。この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。このチャージトラップ層の上に絶縁膜を、かつその上にゲート電極を形成する。 （もっと読む）

【課題】高耐圧トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な、ＮＡＮＤ型フラッシュメモリ等に適用される半導体記憶装置を提供する。
【解決手段】周辺回路領域ＰＲにおいて、シリコン基板１１の一部にシリコンよりバンドギャップの広いＳｉＣやＧａＮ等の半導体層１４が形成されている。メモリセル１３は、シリコン基板１１内に形成されている。周辺回路を構成するトランジスタ１５は半導体層１４内に形成されている。半導体層１４のバンドギャップは、シリコンのバンドギャップより広いため、トランジスタ１５がオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。 （もっと読む）

好ましい実施形態において、本発明は、半導電性支持体と、支持体の一部分上に配置された絶縁層と、絶縁層上に配置された半導電性表層とを有する半導体構造を提供する。表層と、絶縁層により覆われていない基板の半導電性バルク領域の露出部分とに電子デバイスが形成され得る。本発明はまた、連続した絶縁層上に配置された半導電性表層を含み、半導電性支持体上に両層が配置された基板から始まり、基板の露出された半導電性バルク領域を形成するように基板の少なくとも１つの選択領域を変形することによって、このような半導体構造を作製する方法を提供する。 （もっと読む）

【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置およびその製造方法を提供すること。
【解決手段】 エピタキシャル層５の表面にＬＯＣＯＳ酸化膜８を形成する。また、エピタキシャル層５には、ＬＯＣＯＳ酸化膜８の厚さよりも大きな厚さを有する第１絶縁体１３を埋設する。そして、第１絶縁体１３上に抵抗素子３を形成する。これにより、抵抗素子３とエピタキシャル層５との間に、第１絶縁体１３を介在させる。エピタキシャル層５と抵抗素子３との間に印加される電圧が第１絶縁体１３に分散されるので、抵抗素子３への電圧の印加に伴うＬＯＣＯＳ酸化膜８の印加電圧を低減することができる。 （もっと読む）

【課題】高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。 （もっと読む）

【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】順方向動作電圧Ｖｆを増大させることなく、リカバリー電流Ｉｒｒを低減できる半導体装置を提供する。
【解決手段】能動素子セル領域において、半導体基板１の主面側にＰ導電型の第１半導体領域２が形成され、ＩＧＢＴセル領域において、裏面側にＰ導電型の第２半導体領域４が形成され、ダイオードセル領域において、裏面側にＮ導電型の第３半導体領域５が形成され、能動素子セル領域を取り囲むようにして、主面側にＰ導電型の第４半導体領域６が形成され、第１半導体領域２と第４半導体領域６とが、電気的に共通接続されてなり、第４半導体領域６の直下において、裏面側にＮ導電型の第６半導体領域５ａが形成され、第２半導体領域４、第３半導体領域５および第６半導体領域５ａが、電気的に共通接続されてなる半導体装置１００とする。 （もっと読む）

【課題】プリドライバ回路のトランジスタサイズを小さくしてＩＣのチップエリア占有面積を小さくすること可能である上に、出力回路のスイッチング素子の駆動の高速化を図ることが可能な半導体装置の提供。
【解決手段】この発明は、少なくともＭＯＳトランジスタＱＮ１、ＱＮ２を直列接続してなる出力回路２と、ＭＯＳトランジスタＱＮ１を駆動するプリドライバ回路３Ａと、を備えている。プリドライバ回路３Ａは、ＭＯＳトランジスタＱＮ１を駆動する低耐圧トランジスタであるＭＯＳトランジスタＱＮ３６を含み、このＭＯＳトランジスタＱＮ３６は半導体基板と分離層を介して形成するようにした。 （もっと読む）

【課題】スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供する。
【解決手段】半導体装置１は、第１の導電型を有する一対の第１の半導体領域（２０２）及び第２の半導体領域２０７Ｍと、第２の導電型を有する第３の半導体領域２０４Ｍと、ゲート絶縁膜２０５Ｍと、ゲート電極２０６Ｍとを有するトランジスタ（３）と、トランジスタ３の第２の半導体領域２０７Ｍに電気的に接続される第１の電極２０３Ｃと、ゲート電極２０６Ｍに電気的に接続される第２の電極２０６Ｃと、第１の電極２０３Ｃと第２の電極２０６Ｃとの間に配設される誘電体２０５Ｃとを有するコンデンサ４とを備える。 （もっと読む）

【課題】ゲート酸化膜の耐圧劣化を抑制した半導体装置の製造方法を提供する。
【解決手段】表面にエピタキシャル層１２が形成され、裏面に第１の絶縁膜１４が形成された半導体基板１０を準備する第１工程と、エピタキシャル層１２の半導体基板１０とは反対側の面に酸化膜１６を形成する第２工程と、第１の絶縁膜１４の半導体基板１０とは反対側の面に第２の絶縁膜１８を形成する第３工程と、酸化膜１６を除去する第４工程と、を有する。 （もっと読む）

【課題】製造工程を新たに追加することなく、サージ電圧によって自身が熱破壊されるのを防止した静電保護回路を提供する。
【解決手段】第２ドレイン領域２２Ｂが、ゲート電極２５とドレイン電極２９との間であって、かつ第１ドレイン領域２３Ａと第３ドレイン領域２３Ｃとの間に、第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃに接して形成されている。第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１（図３参照）と同一の導電型の不純物濃度および拡散深さを有している。 （もっと読む）

【課題】同一導電型のチャネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置を提供する。
【解決手段】閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置において、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】主たる半導体素子と温度検出用素子を備えた半導体装置において、主たる半導体素子の状態によらずに、温度検出用素子の温度特性を一定にすること。高いラッチアップ耐量を有すること。高い温度検出精度を有すること。
【解決手段】Ｎ^-ドリフト層２３の主面に、主たる半導体素子の表面構造および第１Ｐウェル２４ｂが設けられている。温度検出用ダイオード２２は、第１Ｐウェル２４ｂ内のＮウェル２５内に設けられたＰ⁺アノード領域２６と、さらにその中のＮ⁺カソード領域２７により構成されており、主たる半導体素子に対して接合分離されている。第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度で、かつ十分に深くなっている。Ｎウェル２５とＰ⁺アノード領域２６が短絡し、寄生サイリスタによるラッチアップ破壊を防ぐ。 （もっと読む）

【課題】抵抗が増加するのを抑制するとともに、高速応答性（高周波特性）が低下するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、ｐ型シリコン基板１上にイオン注入による欠陥の増加を抑制する窒化膜３０を形成する第１工程と、窒化膜３０上からイオンを注入し、ｐ型シリコン基板１表面にソース領域１２およびドレイン領域１３などの素子活性領域を形成する第２工程と、窒化膜３０を除去する第３工程と、素子活性領域の界面準位の上昇を抑制する第１酸化膜５を素子活性領域上に形成する第４工程とを含む半導体装置の製造方法であって、窒化膜３０は、第１酸化膜５よりも欠陥の増加を抑制でき、第１酸化膜５は、窒化膜３０よりも界面準位の上昇を抑制できることを特徴とする。 （もっと読む）

【課題】トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲートを覆って、半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、スペーサ絶縁膜を、異方性エッチングして、ゲートの側壁上にスペーサを残して除去する工程と、露出したバリア絶縁膜を除去する工程と、ゲート及びスペーサをマスクとして、半導体基板に不純物を注入し、エクステンションを形成する工程と、さらにサイドウォールを形成し、ゲート、スペーサ、及びサイドウォールをマスクとして、ソース／ドレイン領域を形成する工程とを有する。 （もっと読む）