【課題】側面に（１１０）面が形成されたＧｅ若しくはＳｉＧｅのフィン構造を実現することができ、ＦｉｎＦＥＴ等の素子特性の向上に寄与する。
【解決手段】Ｇｅ若しくはＳｉＧｅのフィン構造部を有する半導体装置であって、Ｓｉ基板１０の表面部に、一方向に長いストライプ領域を挟むように埋め込み形成され且つ基板表面よりも高い位置まで形成された素子分離絶縁膜１２と、ストライプ領域上に形成され、且つ最上面が前記素子分離絶縁膜の最上面よりも低い位置にあるＳｉＧｅバッファ層１４と、バッファ層１４上に形成され、該層１４よりも一方向と直交する方向の幅が狭く基板面と垂直な（１１０）面を有するＧｅフィン構造１６と、を備えた。 （もっと読む）

【課題】ショットキー電極を設けなくても閾値が低く、高耐圧化が可能な半導体装置を提供する。
【解決手段】Ｎ^＋型のカソード層１が、カソード電極１００に接合して形成され低不純物濃度のＮ型のドリフト層２が、カソード層１に接合して形成され、複数のトレンチ４ａ、４ｂが、ドリフト層２の上面に所定の間隔を隔てて配列され、埋め込み電極５ａ、５ｂが、トレンチ４ａ、４ｂの内部に、絶縁膜６ａ、６ｂを介してそれぞれ形成され、トレンチ間領域７隣り合うトレンチ間に形成され、高不純物濃度のＰ^＋層３１および高不純物濃度のＮ^＋層３２を交互に配列してアノード電極２００に接合させたユニバーサルコンタクト層３が、トレンチ間領域７に接合して形成される。トレンチ間領域７の熱平衡状態のポテンシャルが調整されて、ドリフト層２の熱平衡状態のポテンシャルとの差が、使用する半導体材料のバンドギャップに依存するビルトイン電圧よりも低い。 （もっと読む）

【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

トランジスタを有する半導体チップが記載されている。前記トランジスタは、ゲート誘電体にわたって設けられたゲート電極を有する。前記ゲート電極は、前記ゲート誘電体上に設けられた第1ゲート材料、及び前記ゲート誘電体上に設けられた第2ゲート材料を有する。前記第1ゲート材料は前記第2ゲート材料とは異なる。前記第2ゲート材料はまた、前記ゲート電極のソース領域又はドレイン領域にも設けられている。
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【課題】ダイオード領域とＩＧＢＴ領域の間に形成される分離構造を深くすることなく、境界部における逆電流を抑制することができる半導体装置を提供する。
【解決手段】半導体装置１０は、ダイオード領域２０とＩＧＢＴ領域４０を有する半導体基板１２を備えている。半導体基板１２には、ダイオードドリフト領域２８とＩＧＢＴドリフト領域５０の間に、分離構造７０とライフタイム制御領域４１が形成されている。ライフタイム制御領域４１のキャリアライフタイムは、ダイオードドリフト領域２８及びＩＧＢＴドリフト領域５０のキャリアライフタイムより短い。ライフタイム制御領域４１の上端部は分離構造７０に接続している。 （もっと読む）

【課題】低Ｒ_ＤＳｏｎおよび低電流制限の両方を提供する一方で、ホット・スポットおよび熱暴走の効果を低減する回路を提供する。
【解決手段】本発明の一実施例において、パワー・スイッチング・デバイス（３３）は、第１ＭＯＳＦＥＴデバイス（４１）および第２ＭＯＳＦＥＴデバイス（４２）を含む。第１ゲート電極（４８，８７）を含む分割ゲート構造（８４）は、第１ＭＯＳＦＥＴデバイス（４１）を制御する。第２ゲート電極（４９，９２）は、第２ＭＯＳＦＥＴデバイス（４２）を制御する。電流制限デバイス（３８）は、第１ゲート電極（４８，９７）に結合され、電流制限モード中に第１ＭＯＳＦＥＴデバイスをオンにする。比較器デバイス（３６）は、第２ゲート電極（４９，９２）に結合され、パワー・スイッチング・デバイス（３３）が電流制限モードでなくなったときに、第２ＭＯＳＦＥＴデバイス（４２）をオンにする。 （もっと読む）

【課題】ＣＭＯＳ回路側の仕様で不純物領域の深さや濃度が制約を受けるような場合でもｈＦＥの向上を可能とする。
【解決手段】１つのバイポーラトランジスタが、横型の主トランジスタ部と、縦型の補助トランジスタ部とから形成されている。横型の主トランジスタ部は、エミッタ領域３１と、ベース領域１４Ｂの表面側部分とコレクタ側部領域１３Ｂとを電流チャネルとして動作する。縦型の補助トランジスタ部は、エミッタ領域３１と、その底面に接するベース領域１４Ｂの深部側部と、コレクタ深部領域１２Ｂとを電流チャネルとして動作する。 （もっと読む）

半導体装置が、第１の基板（１０２、２０２）と、第１の基板の第１の部分の上に位置し、埋め込み層（１０４、２０４）によって第１の基板から分離される第２の基板とを含む。この半導体装置はまた、第１の基板の第２の部分の上に位置し、第２の基板から隔離されるエピタキシャル層（１０８、２２０）を含む。この半導体装置はさらに、少なくとも部分的に第２の基板内に形成される第１のトランジスタ（１１６）と、少なくとも部分的にエピタキシャル層内またはその上に形成される第２のトランジスタ（１２８）とを含む。第２の基板およびエピタキシャル層は、異なる電子および正孔移動度を有するバルク特性を有する。トランジスタの少なくとも１つは、少なくとも約５Ｖの１つまたは複数の信号を受け取るように構成される。第１の基板は第１の結晶面方位を有し、第２の基板は第２の結晶面方位を有し得る。
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【課題】 固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、第１の面方位を有するシリコン基板１１上の一部に、アモルファス層１３を形成する工程と、そのアモルファス層１３にマイクロ波を照射し、前記アモルファス層１３を第１の面方位を有する結晶層とする工程とを有していることを特徴とする半導体装置の製造方法を提供することができる。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】半導体装置が形成された後においても、定常損失とスイッチング損失を調整することができる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層、及び該第１半導体層における一方の主面側の表層に形成された少なくとも１つの第２導電型の第２半導体層を有する半導体基板と、第１半導体層における他方の主面に形成された第１電極と、第１半導体層における一方の主面に形成された第２電極と、を備え、第１電極と第２電極との間に電流が流れるダイオードを有する半導体装置であって、第１半導体層における一方の主面側に、第１半導体層に流入するキャリアの注入量を制御する制御信号を入力するための制御パッドと、該制御パッドと電気的に接続された制御電極と、該制御電極と第２電極、及び制御電極と半導体基板を絶縁する絶縁部材と、が形成されている。 （もっと読む）

【課題】隣接する保護装置を備える半導体装置において、クロストークノイズの低減を実現する。
【解決手段】本発明に係る半導体装置に備えられた隣接位置に配置される保護装置５０Ａ，５０Ｂは、第１導電型半導体基板１と、第１導電型ウェル１２と、保護対象の回路の端子に接続された第２導電型の第１の領域２２、２１ｃと、第１の電圧が印加される、第２導電型の第２の領域２１ｂ、２１ｄと、第１導電型ウェル１２を囲むように形成された第２導電型ガードリングウェル２３と、ガードリングウェル２３の深層部に接触し、第１の領域２２、２１ｃに接触せずに隣接して形成された第２導電型深層領域２４と、第１導電型ウェル１２よりも不純物濃度が高く、第２導電型深層領域２４より下層に配置され、第１の領域２２の下層から、少なくともその近傍領域の第２導電型深層領域２４までに亘って形成された第１導電型深層領域１４とを備える。 （もっと読む）

【課題】ＭＯＳＦＥＴと、ＭＯＳＦＥＴと逆並列となるＳＢＤとが同一半導体基板に形成された半導体装置において、還流ダイオードのリカバリ特性の改善と、ＭＯＳＦＥＴのアバランシェ耐量の確保との両立が可能な技術を提供する。
【解決手段】ＭＯＳＦＥＴのソース領域に接するソース電極と、ベース領域に制御電極と、ＳＢＤに接するＳＢＤ電極とを備える。ＭＯＳＦＥＴのオン時には、アバランシェ破壊の発生を抑制するように、制御電極とＳＢＤ電極の電位を制御する。還流時には、ＭＯＳＦＥＴの寄生ダイオードに電流が流れないように制御電極とＳＢＤ電極の電位を制御して、ＳＢＤに電流が流れるようにし、リカバリ特性を向上させる。 （もっと読む）

【課題】ホール移動度を向上し、ジャンクションリークを低減する。
【解決手段】ＤＳＢ（Direct Silicon Bonded）基板は、第１の基板および第２の基板を含み得る。ここで、第２の基板は、第１の基板に比べて、４５度の結晶方位ねじれ角に回転され得る。閾値電圧（Ｖｔ）に基づいて調整された厚さを備えるＤＳＢ基板を含む半導体装置および半導体装置の製造方法が開示されている。言い換えると、より厚い基板または層が高閾値電圧（ＨＶｔ）に対応し、より薄い基板または層が低閾値電圧（ＬＶｔ）に対応し得る。この薄膜化により、ＬＶｔ装置において、さらに移動度が向上する。 （もっと読む）

半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の（より高い）電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。 （もっと読む）