【課題】高性能・高信頼性の半導体装置を製造するための半導体装置の製造方法を提供する。
【解決手段】半導体基板上に保護膜を形成し、保護膜を介して不純物をイオン注入する。注入した不純物を活性化して不純物層を形成した後、保護膜を除去する。その後、不純物層の表面部の半導体基板を除去し、表面部を除去した半導体基板上に半導体層をエピタキシャル成長する。 （もっと読む）

【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、窒化物系半導体装置を提供することを目的とする。
【解決手段】ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。ショットキー電極３０は、ＡｌＧａＮ層２０とショットキー接合されており、ソース電極２４に電気的に接続されている。 （もっと読む）

【課題】トレンチゲート構造で共用ドレインを有する２つのＭＯＳ型トランジスタから構成される双方向スイッチのオン抵抗の低減を図る。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。 （もっと読む）

【課題】プロセスばらつきに起因する電気的特性のばらつきが小さい半導体装置を提供する。
【解決手段】半導体基板の上面に形成された第１及び第２のトランジスタ１１，１２と、を備える。第１及び第２のトランジスタは、それぞれ、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極１７と、半導体基板と前記ゲート電極との間に設けられた、半導体基板の上層部分におけるゲート電極の直下域を挟む領域に設けられた第２導電形のソース領域２１及びドレイン領域２２と、上層部分におけるゲート電極の直下域のうち、ソース領域側の領域に形成され、第１導電形であり、実効的な不純物濃度が上層部分の実効的な不純物濃度よりも高い高濃度チャネル領域を有し、第１と第２トランジスタのソース領域からドレイン領域に向かう方向が同じ向きである。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】 ＬＤＭＯＳ型トランジスタなどの半導体装置が動作中に生ずる経時的な特性変動を抑制すると共に、高耐圧かつ低オン抵抗が実現される半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型半導体層１０２に、深さが１μｍより小さいＰ型の第１ドレインオフセット領域１０３と、深さが第１ドレインオフセット領域１０３より小さく、不純物濃度が第１ドレインオフセット領域１０３より大きいＰ型の第２ドレインオフセット領域１０５と、第１ドレインオフセット領域１０３より深いＮ型のボディ領域１０６と、Ｎ型のソース領域１０７およびドレイン領域１０４とを設ける。またＬＯＣＯＳ酸化膜からなる絶縁膜１１０と、ゲート絶縁膜１０８を介して形成されたゲート電極１０９とをＮ型半導体層１０２上に備える構造とする。 （もっと読む）

【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタのスイッチング速度低下を防止し、省スペース化を実現する半導体装置を提供する。
【解決手段】本発明に係る半導体装置９０は、絶縁ゲート型電界効果トランジスタとコンデンサが同一チップ上に形成されたものであって、表層において、ｎ⁻型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ^＋型ソース領域６の当該ｎ⁻型エピタキシャル層２に最近接する端部間に亘る領域上に配設された絶縁層７と、絶縁層７を介してｎ⁻型エピタキシャル層２と対向されるコンデンサ上部電極４０と、絶縁層７上でコンデンサ上部電極４０の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極３１を備える。コンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、これと絶縁層７を介して対向配置されるｎ⁻型エピタキシャル層２を下部電極とする。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】半導体チップＣＰ１には、スイッチ用のパワーＭＯＳＦＥＴＱ１，Ｑ２と、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオードＤＤ１と、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオードＤＤ２と、複数のパッド電極ＰＤとが形成されている。パワーＭＯＳＦＥＴＱ１およびダイオードＤＤ１は、辺ＳＤ１側の第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、パワーＭＯＳＦＥＴＱ２およびダイオードＤＤ２は、辺ＳＤ２側の第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ１は辺ＳＤ１に沿って配置され、ダイオードＤＤ２は辺ＳＤ２に沿って配置され、ダイオードＤＤ１，ＤＤ２間にソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤを辺ＳＤ３に沿って配置している。 （もっと読む）

【課題】結晶欠陥による接合リークを防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】活性領域１からＳＴＩ４上にかけて連続して形成したＳｉＧｅ膜は、半導体基板３上ではＳｉＧｅエピ膜６となり、ＳＴＩ４上ではＳｉＧｅポリ膜７となる。半導体基板３とＳＴＩ４の境界はＳｉＧｅ−ＨＢＴ形成工程以前の洗浄工程によって段差１５が生じており、ＳｉＧｅエピ膜６及び半導体基板３には、上記境界を基点とした結晶欠陥が応力によって発生する可能性がある。この境界に第１のＰ型不純物層８及び第２のＰ型不純物層９を設けることで、結晶欠陥をこれらＰ型不純物層８、９に内包し、接合リークの発生を抑制する。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】Ｓｉチヤネルを有するＮＭＯＳとＳｉＧｅチャネルを有するＰＭＯＳで、ＮＭＯＳには引張り歪みを与える、ＰＭＯＳには、表面のダングリングボンドを減少させることができる半導体装置を提供する。
【解決手段】単結晶シリコン基板５０の一部領域にシリコンゲルマニウムチャネル膜５４ａを形成し、ＰＭＯＳトランジスタを、シリコン膜６０ａを形成し、ＮＭＯＳトランジスタを形成する。単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、シリコン窒化膜８２を形成し、ＰＭＯＳトランジスタは、シリコンゲルマニウムチャネル膜表面のダングリングボンドの除去により、ホールスキャタリングが抑制され、ＮＭＯＳトランジスタには引張り歪みを与えることにより動作特性の改善ができる。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
（もっと読む）

【課題】伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供する。
【解決手段】本発明は、単一端子トランジスタ装置に関する。一具体例において、nチャネルトランジスタは、離散正孔準位H₀を有する第一半導体層と、伝導帯底E_C2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方のゲート誘電層と、ゲート誘電層の上方にあり、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H₀が伝導帯底E_c2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、からなる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
（もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）