【課題】高速化および高集積化の双方を両立可能な半導体装置を提供する。
【解決手段】ＣＭＯＳインバータＮＴ１、ＰＴ１がスタンダードセル５１ａに含まれている。電源線は、ＣＭＯＳインバータＮＴ１、ＰＴ１に電気的に接続され、かつ下層配線３２ａ、３２ｂおよび上層配線３４ｃ、３４ｄを有している。下層配線３２ａ、３２ｂは互いに隣り合うスタンダードセル５１ａの境界に沿って境界上に延在している。上層配線３４ｃ、３４ｄは平面視において下層配線３２ａ、３２ｂよりもスタンダードセル５１ａの内側に位置している。ＣＭＯＳインバータＮＴ１、ＰＴ１は上層配線３４ｃ、３４ｄを介して下層配線３２ａ、３２ｂに電気的に接続されている。 （もっと読む）

【課題】 高耐圧半導体装置では、高電圧配線に高電圧が印加された時、トランジスタのチャネル領域等が反転し、動作に異常をきたすことがあった。
【解決手段】高電圧配線３２に高電圧が印加されたときに、意図的に反転する領域３３を設け、高電圧が印加されているときにオン状態となる能動素子５０を備える。すなわち、能動素子５０は、ソース領域２５およびドレイン領域２６と、ソース領域２５およびドレイン領域２６に接続された低電圧配線２８、２９とを含む。高電圧配線３２は、低電圧配線２８、２９と上下方向に重ならないように、かつ、ソース領域２５およびドレイン領域２６間の上を覆うように設けられている。 （もっと読む）

【課題】オン抵抗を増大させることなく、ゲート−ソース間のＥＳＤ耐量を向上させることのできる半導体装置を提供すること。
【解決手段】ポリシリコンゲート層を利用して形成したツェナーダイオードをＥＳＤ耐量を向上させるために、並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部または活性部の外側に形成する半導体装置とする。 （もっと読む）

【課題】素子形成領域をループ状に囲む半導体領域を有する半導体装置において、終端領域から素子形成領域へ流れるリカバリ電流の密度を低減する。
【解決手段】半導体装置１００に、半導体基板１０と、半導体基板の表層の一部に形成されている第１半導体領域４と、第１半導体領域をループ状に囲んでいる第２半導体領域６が形成されている。第２半導体領域には、深さが徐々に深くなる傾斜底領域６ａと、傾斜底領域の外側に隣接しているとともに深さが一定距離Ｄに維持されている平坦底領域６ｂが形成されている。第１半導体領域側の主電極８が、第１半導体領域４の表面に接触しているとともに、第２半導体領域６が形成するループの外縁よりも内側で第２半導体領域６の表面に接触している。主電極８と第２半導体領域６が接触している領域の外縁８ａが、平坦底領域６ｂの最内周位置６ｃと、最内周位置６ｃから距離Ｄだけ外側の位置との間に位置している。 （もっと読む）

【目的】占有スペースを低減することができるソレノイド制御装置を提供する。
【解決手段】従来は外付けであったフリーホイールダイオード（縦型ダイオード１０５）と、横型パワーＭＯＳ１０６と制御回路部１０７で構成される従来のリニアソレノイド駆動用ＩＣ１５０とを同一のｐ基板に形成して複合リニアソレノイド駆動用ＩＣ１０２にすることで、ソレノイド制御装置１００の占有スペースを低減することができる。 （もっと読む）

【課題】ゲートへのノイズマージンが大きい接合ＦＥＴを提供する。
【解決手段】接合ＦＥＴ１は、炭化珪素からなるｎ^＋基板１２の主面に形成された接合ＦＥＴ１のドリフト領域のｎ⁻層１１と、ドリフト領域のｎ⁻層１１に接合して形成されたゲート領域のｐ^＋層９と、ｎ^＋基板１２の上層に設けられたゲート電極１４と、を有している。この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 （もっと読む）

【課題】ＬＳＩ製造工程における種々の加熱工程においても良質な結晶状態を維持することが可能な半導体基板を提供すること。
【解決手段】半導体基板は、複数の半導体基板(10,12)同士を互いに張り合わせて形成した半導体基板であって、張り合わせ界面に、窒化膜或いは酸窒化膜(11)が形成されている。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置５０は、ｎ型エピタキシャル層２に形成され、埋め込み電極５が形成されたトレンチ３と、ｎ型エピタキシャル層２の上面側の所定領域に形成され、Ｙ方向に断続的に延びるｐ⁺型不純物領域２ａとを備えている。このｐ⁺型不純物領域２ａの断続部分２１ａからは、低濃度領域が露出しており、この露出された低濃度領域とソース電極７とによりショットキーバリアダイオードが形成されている。また、トレンチ３とｐ⁺型不純物領域２ａとの間の領域がチャネル（電流通路）９となるように構成されており、この領域を空乏層で塞ぐことによって、チャネル９を流れる電流が遮断される一方、トレンチ３の周辺の空乏層を消滅させることによって、チャネル９を介して電流が流れるように構成されている。 （もっと読む）

【課題】容量密度の電圧依存性が排除され、かつ、さらなる高容量化が図られた容量素子を備える、半導体装置およびその製造方法を提供する。
【解決手段】素子領域分離溝３により半導体素子形成領域１６から分離される容量素子形成領域６には、Ｎ型ウェル７が形成され、このＮ型ウェル７内には、容量素子用溝９がシリコン基板２の表面から掘り下げて形成されている。容量素子用溝９の底面および側面に沿って、Ｎ型ウェル７の不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層１０が形成されている。また、容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成され、この容量膜１１上には、ポリシリコン膜からなる上部電極１２が形成されている。 （もっと読む）

【課題】高周波高出力用ＭＯＳＦＥＴを備えた半導体装置の高周波高出力特性をさらに向上させる。
【解決手段】半導体基板１上に形成された第１導電型の半導体領域２０に所定の間隔をおいて形成され、それぞれソース電極７およびドレイン電極３に電気的に接続される、帯状の第２導電型のソース領域およびドレイン領域と、第１導電型の半導体領域２０上にゲート絶縁膜２７を介して形成され、ソース領域およびドレイン領域の間にチャネル形成領域２６を形成するゲート電極６とを有するＭＯＳＦＥＴを備えた半導体装置において、第１導電型の半導体領域２０に、ドレイン電極３に電気的に接続され、第１導電型の半導体領域２０とダイオードを形成する第２導電型の領域３０を設け、このダイオードの耐圧を、ＭＯＳＦＥＴのソース・ドレイン間耐圧より低くする。 （もっと読む）

【課題】応答速度が高く、かつ、信頼性の高い半導体装置を作製することを課題とする。
【解決手段】基板上に、接合層と、前記接合層上に、絶縁膜と、前記絶縁膜上に、単結晶半導体層と、前記単結晶半導体層中に、チャネル形成領域と、低濃度不純物領域と、シリサイド領域と、前記絶縁膜とシリサイド領域の間に、希ガス元素を含む非単結晶半導体膜と、前記単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、前記ゲート電極の側面に、サイドウォールとを有し、前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制される半導体装置及びその作製方法に関する。 （もっと読む）

【課題】複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供する。
【解決手段】ＬＤＭＯＳ素子を複数備えた半導体装置であって、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されている。 （もっと読む）

【課題】トランジスタと抵抗素子とを備える半導体装置の製造工程を簡素化することが可能な技術を提供する。
【解決手段】ＮＭＯＳトランジスタが形成される活性領域ＡＲ４と、拡散抵抗素子が形成される活性領域ＡＲ５とを半導体層２に区画する素子分離構造３を当該半導体層２に形成する。その後、ｎ型のソース・ドレイン領域３３を活性領域ＡＲ４に形成する。そして、得られた構造に対して、その上方からマスクレスでｐ型不純物１０２ｐを導入して、活性領域ＡＲ５に抵抗素子として機能する不純物領域を形成する。このとき、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入される。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、バイポーラトランジスタ１が形成される領域Ａに隣接するように素子分離絶縁膜１６ｂを形成する工程と、エミッタ電極２５の表面上にシリコン窒化膜４７ａを形成する工程と、領域Ａに不純物を注入する工程と、少なくとも素子分離絶縁膜１６ｂがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程と、シリコン窒化膜４７ａが除去された後に領域Ａおよび素子分離絶縁膜１６ｂを覆うようにシリコン窒化膜を形成する工程とを備える。 （もっと読む）

【課題】携帯電話機などに使用されるＲＦパワーモジュールの小型化を推進することのできる技術を提供する。
【解決手段】ＲＦパワーモジュールの増幅部が形成される半導体チップの内部に方向性結合器を形成する。半導体チップの増幅部となるＬＤＭＯＳＦＥＴのドレイン領域に接続するドレイン配線３５ｃと同層に方向性結合器の副線路３２を形成する。これにより、所定のドレイン配線３５ｃを主線路とし、この主線路に絶縁膜を介して平行に配置された副線路３２で方向性結合器を構成する。 （もっと読む）

【課題】 ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーＭＯＳＦＥＴと同様のプロセスを用いてワンチップで実現可能な複合型ＭＯＳＦＥＴを提供する。
【解決手段】ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーMOSFETと同様のプロセスを用いてワンチップで実現可能で、信頼性の高い複合型MOSFETを提供する。MOSFET10,11のドレイン同士を接続し、MOSFET10のソース及びゲートを夫々複合型MOSFETのソース端子０、及びゲート端子１とし、MOSFET11のソースをドレイン端子２とし、端子２の電圧が負の場合にMOSFET11をオフ駆動する電圧比較回路50を設け、更に過熱保護回路、過電流保後回路、過電圧保護回路を内蔵した複合型ＭＯＳＦＥＴを形成したチップをソース端子用リード線１００１、ドレイン端子用リード線１００２、ゲート端子用リード線１００３とは分離された導電性の金属層１０１４上に載置する。 （もっと読む）

【課題】製造方法の煩雑化を抑制し、ばらつきを抑え、適切なしきい値およびゲート電極の空乏化の抑制を実現可能にする。
【解決手段】ｐ型半導体基板２と、ｐ型半導体基板に離間して形成された第１ソース領域６ａおよび第１ドレイン領域６ｂと、第１ソース領域および第１ドレイン領域との間のｐ型半導体基板上に形成された第１ゲート絶縁膜１１と、第１ゲート絶縁膜上に形成され、母相が多結晶シリコン１５ａであり、その結晶粒界と第１ゲート絶縁膜との界面の少なくとも第１原子層１５ｃに真空仕事関数がシリコンのミッドギャップより小さい金属状態の第１金属元素を含有する第１ゲート電極１５と、を有するｎチャネルＭＩＳＦＥＴと、を備えている。 （もっと読む）