【課題】 トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタを過電流から保護し、信頼性を向上させる。
【解決手段】 パワーＭＯＳトランジスタ（１１）と該パワーＭＯＳトランジスタの電流を検出して外部の制御回路（３０）に供給する検出信号を生成するための電流検出用トランジスタ（１２）およびパワーＭＯＳトランジスタの電流を検出して所定以上の電流が流れたときに強制的にパワーＭＯＳトランジスタのゲート電圧を下げることにより電流を抑える保護回路を構成する素子（１４，ＲＳ１）を同一半導体チップに設けるようにした。 （もっと読む）

垂直絶縁ゲート電界効果パワー・トランジスタ（３）は、２つのトランジスタ・セル（ＴＣ３）の間毎の境界において周辺ゲート構造（Ｇ３１，Ｇ３２）を有する複数の並列のトランジスタ・セル（ＴＣ３）を有する。ゲート構造（Ｇ３１，Ｇ３２）は、独立して動作可能となるように互いに絶縁された第１（Ｇ３１）および第２（Ｇ３２）のゲートを含む。第１のゲート（Ｇ３１）は、トレンチ・ゲート（２１，２２）であり、第２のゲート（Ｇ３２）は、少なくとも絶縁平面状ゲート部分（１３，１４）を有する。第１（Ｇ３１）および第２（Ｇ３２）のゲートが同時に動作することによって、デバイス（３）のソース領域（１６）とドレイン領域（１２）の間に伝導チャネル（２３ｃ，２３ｂ）が形成される。デバイス（３）は、トレンチ・ゲート・デバイスのオン状態抵抗値に近づくオン状態抵抗値を有し、スイッチング性能がＤＭＯＳデバイスより良好であり、安全動作領域がトレンチ・ゲート・デバイスより良好である。デバイス（３）は、安定化出力電圧を供給するための回路構成（５０）（図１４）中でロー側パワー・トランジスタ（６）と直列に接続されたハイ側パワー・トランジスタとすることができる。デバイス（３）は、負荷（Ｌ）に電流を供給するための回路構成（６０）（図１５）中でスイッチとすることもできる。これらの回路構成（５０，６０）は、第１のゲート（Ｇ３１）用の電極（Ｇ３１１）に、供給される固定電位を加えるための端子（Ｖｃｃ，Ｖ_Ｆ）と、第２のゲート（Ｇ３２）用の電極（Ｇ３２１）に変調電位を加えるためのゲート・ドライバ回路（５７３、６７３）とを含む。
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パワーセル（１４）及びセンスセル（１６）に分割される複数のセルを備えるパワー半導体デバイスが記載されている。センスセル（１６）の複数のグループ（３０、３２）がもたらされる。本デバイスは、センスセル（１６）のグループの縁においてもたらされる効果の補償を可能にする。
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半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

【課題】ＩＣデバイスの通常の最大電圧定格よりも高い電圧において、より広い電圧レンジで作動できるゲートドライバーを提供する。
【解決手段】 簡単で、低コストのゲートドライバー、およびバイアス回路は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのような構成部品の通常の部品のブレークダウン電圧を超える、より広い作動電圧レンジを可能にしている。回路を実現するために、バルクおよびＰタイプの基板として、エピタキシャル層を備えるＣＭＯＳプロセスを使用する。 （もっと読む）

応力ライナーを用いることで、Ｓｉ−Ｇｅデバイスのトランジスタのチャネル領域のキャリア移動度が増加される。一実施形態においては、緩和ソース／ドレイン領域を覆う高圧縮膜あるいは高引っ張り応力膜を適用する。他の実施形態としては、ポストシリサイドスペーサを除去した後、Ｐ−チャネルトランジスタあるいはＮ−チャネルトランジスタのゲート電極（７２）および歪みソース／ドレイン領域（７１）にそれぞれ、高圧縮応力膜（９０）あるいは高引っ張り応力膜（１２０）を適用する。
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【課題】
バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法を提供することを目的とする。
【解決手段】
コレクタ（１１２）、コレクタの上方の真性ベース（１１８）、コレクタに隣接するシャロートレンチ分離領域（１１４）、真性ベースの上方の隆起外部ベース（２０２）、外部ベースの上方のＴ字形のエミッタ（８００）、エミッタに隣接するスペーサ（７００）、および、スペーサによりエミッタから分離されるシリサイド（４００）層を有する、バイポーラ相補形金属酸化膜半導体（ＢｉＣＭＯＳ）またはＮＰＮ／ＰＮＰデバイスを開示する。 （もっと読む）

パワー・トランジスタは、複数のトランジスタ・セルを含む。トランジスタ・セルは、それぞれ、第１主表面を覆う第１電極相互接続領域へ結合された第１電極、第１主表面を覆う制御電極相互接続領域へ結合された制御電極、および、第２主表面を覆う第２電極相互接続領域へ結合された第２電極を有する。各トランジスタ・セルは、チャネル領域においてほぼ一定のドーピング濃度を有する。誘電性プラットフォームはエピタキシャル層の終端として使用され、実質的に平坦な等電位線を維持する。パワー・トランジスタは、５００メガヘルツを越える周波数で動作し、５ワットを超える電力を放散する無線周波数への応用に特に利用価値がある。パワー・トランジスタがそのような厳しい条件下で効率的に動作することができるように、半導体ダイおよびパッケージが設計される。 （もっと読む）

【解決手段】ＣＭＯＳデバイスに関連する本発明の様々な実施形態は、（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。

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改善されたパワーデバイスに対するさまざまな実施例と同様に、その製造方法，多種多様のパワーエレクトロニックアプリケーションにおける使用に対して、当該パワーデバイスを組み込んだパッケージングおよび回路が開示されている。本発明の１つのアスペクトは、多くの電荷調整法および寄生容量を低減する他の方法を組み合わせることによって、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスに対する異なる実施例に至る。本発明の別のアスペクトは、低電圧，中程度の電圧および高電圧のデバイスに対する、改善された終端構造を与える。パワーデバイス製造の改善された方法は、本発明の他のアスペクトによって与えられている。例えば、トレンチの形成，トレンチ内部の誘電体層の形成，メサ構造の形成および基板厚さを低減する工程のような、特定の処理ステップに対する改善が示されている。本発明の他のアスペクトによると、電荷調整パワーデバイスは、例えば同じチップ上のダイオードのような、温度および電流の検出部を組み込んでいる。本発明の他のアスペクトは、パワーデバイスに対する等価直列抵抗（ＥＳＲ）を改善し、パワーデバイスと同じチップ上にさらなる回路を組み込み、電荷調整パワーデバイスのパッケージングに対する改善を与える。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

【課題】 異なる配向の半導体が共通のＢＯＸ層上に配置された、プレーナ型ハイブリッド配向半導体基板構造体を形成するための、より簡単で優れた方法を提供すること。
【解決手段】 異なる結晶配向の半導体層を有するプレーナ型基板を製造するための、スタック状テンプレート層の局部的なアモルファス化及び再結晶化を用いる方法が提供される。本発明の方法を用いて構築されるハイブリッド配向半導体基板構造体、及び、デバイスの性能を高めるために異なる表面配向上に配置された少なくとも２つの半導体デバイスを含む種々のＣＭＯＳ回路と一体化されたこうした構造体が提供される。 （もっと読む）

【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

ダウンコンバータは、インタフェース部を含み、当該インタフェース部は、当該ダウンコンバータを、複数のスイッチ（１０４、１０５）と、それぞれのスイッチのドライバ回路からなる複数のドライバ回路（１０２、１０３）とに接続し、前記複数のドライバ回路と前記複数のスイッチとが、集積回路上で組み合わされている。前記複数のドライバ回路は、上側ドライバ回路（１０２）と下側ドライバ回路（１０３）とを含む。前記複数のドライバ回路が、前記複数のスイッチと共に集積されることで、寄生インダクタンス、特に電力供給の際の寄生インダクタンスが減少する。
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ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオード。これは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、発明のＰＴダイオードの過電圧保護は改善される。
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【課題】 ■ゲートパットを縮小化して有効セル領域の増大化を図り、オン抵抗の低減化を実現する。■ＰＮ接合幅の増大化の達成によりツエナーダイオードの電流−電圧特性の改善を図り、静電耐量の大きなパワー半導体装置を得る。
【解決手段】 ユニットセル部ＵＣＰの周囲及びゲートパット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエナーダイオード１１を配設する。ツエナーダイオード１１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ型層３１−Ｎ＋型層１Ａの構造を有する。 （もっと読む）